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vhdl語言范文10篇

時間：2024-08-15 14:07:40 49

vhdl語言

vhdl語言范文第1篇

關鍵詞: VHDL數字電路設計流程

VHDL是超高速集成電路硬件描述語言(Very High Speed Integrated circuit Hardware Description Language)的英文縮寫。它的開發始于美國國防部1981年的超高速集成電路計劃,其目的是為了給出一種與工藝無關的、支持大規模系統設計的標準方法和手段。通過不斷的發展和完善,VHDL于1987年成為IEFE的一種標準語言。VHDL是一種面向設計的、多領域、多層次的IEEE標準硬件描述語言,是目前十分流行的硬件描述工具,并且被大多數EDA工具支持。

1.VHDL的特點

1.1功能強大。與其它的硬件描述語言相比,VHDL具有更強的描述能力和語言結構,可以用簡潔的源代碼描述復雜的邏輯控制。它具有多層次的設計描述功能,層層細化,最后直接生成電路級描述。

1.2系統硬件描述能力強。VHDL具有豐富的數據類型、豐富的仿真語句和庫函數,它在任何大系統的設計早期就能查驗設計系統功能的可行性,隨時可對設計進行仿真模擬。

1.3設計與工藝無關。用VHDL進行硬件電路設計時,我們并不需要首先考慮選擇完成設計的器件。VHDL的硬件描述與具體的工藝和硬件結構無關,因此VHDL設計程序的硬件實現目標器件有廣闊的選擇范圍。

1.4設計方法靈活,易于修改。VHDL語言標準、規范,大多數EDA工具都支持VHDL。在硬件設計過程中,用VHDL語言編寫的源程序便于管理,VHDL易讀、結構模塊化、方便修改、交流和保存。

1.5支持廣泛,移植能力強。VHDL是一個標準語言,在電子設計領域為眾多的EDA工具支持,因此移植能力好。

2.VHDL的基本結構

完整的VHDL程序一般由庫、實體、結構體三個最基本的部分構成。

2.1庫(Library)。在庫內存放了可被其他VHDL程序調用的數據定義、器件說明、程序包等資源,庫的種類很多,在安裝元件庫的目錄下有VHDL87或VHDL93文件夾,里面包括IEEE、Altera、IPM、STD四個庫。

2.2實體(Entity)。它僅定義設計模塊輸入/輸出信號,不涉及模塊內部邏輯功能的實現。

2.3結構體(Architectrue)。它描述設計模塊的邏輯功能,結構體必須和實體相聯系,確定實體定義的輸入與輸出信號的邏輯關系,一個設計實體可以有多個結構體。

3.VHDL的設計流程

在VHDL的設計過程中,我們采用自頂向下的方法,首先從系統設計入手,在頂層進行功能方框圖的劃分,其次對各模塊進行設計并仿真,再次綜合進行門級仿真,如果沒有錯誤即可下載,最后實現電路。用VHDL設計數字系統的流程如下:

輸入源程序編譯源程序仿真綜合門級仿真物理設計時序仿真

4.VHDL的應用實例――24進制計數器

我們可以通過MAX+Plusll平臺的編譯、仿真,得到仿真波形圖(圖1),在仿真無誤的情況下,編程下載到器件芯片(圖2)。

24進制計數器VHDL程序描述如下:

通過以上實例,我們可以看到,VHDL語言具有良好的電路行為描述能力和系統描述能力,利用VHDL語言設計數字電路更為靈活方便,設計周期也大大減小。目前,國際上用VHDL進行系統邏輯設計成為流行方式,學會VHDL及其設計方法也是新的潮流。VHDL將成為數字系統設計領域中所有技術人員必須掌握的一種語言。

參考文獻:

[1]程云長.可編程邏輯器件與VHDL語言.北京科學出版社,2002.

[2]江冰.電子技術基礎及應用.北京機械工業出版社,2001.

vhdl語言范文第2篇

關鍵詞：VHDL硬件描述語言；電子技術設計；設計流程

VHDL硬件描述語言在數字電路與系統描述、模擬和設計中應用比較普遍，屬于電子技術設計的核心[1]。尤其是隨著集成電路技術的進步，人們對電子技術設計效率和設計水平的要求不斷提升，因此選擇合理的硬件描述語言具有必要性，而VHDL硬件描述語言能夠有效降低電子技術設計難度，且具有通用性高、支持面廣的特征，并獲得了市場和電子電力公司的肯定與支持，可以有效促進電子技術設計想著自動化方向發展，縮短開發周期。

1 VHDL語言在電子設計中應用的構成

VHDL（Very-High-Speed Inte-grated Circuit Hardware Description Languagea）硬件描述語言，即超高速集成電路硬件描述語言，主要是應用于數字電路系統性能描述和模擬的語言[2]。VHDL硬件描述語言是在1983年由美國國防部創建，并在后期的發展和應用中，成為硬件描述語言的標準之一。隨著IEEE對VHDL硬件描述語言的修訂，VHDL硬件描述語言的內容得到的進一步的擴展，主要是從更高的抽象層次和系統描述能力進行擴展。當前VHDL硬件描述語言已經成為通用性硬件描述語言。

VHDL硬件描述語言的語法具有高度嚴格的特征，與Ada風格比較相近，即一段完整的VHDL代碼包含實體語句、構造體語句、配置說明語句等。其中實體語句主要是針對設計單元的外部接口信號進行描述，構造體語句主要是針對設計單元內部的結構和行為進行描述。根據研究可知，利用構造體語句進行設計單元內部功能描述又可以分為三種方式，即行為級描述、寄存器傳輸級描述和結構描述等。配置說明依據主要是針對選取不同元件構成設計單元版本的描述。此外VHDL代碼還包含庫說明語句和包說明語句。其中庫是進行編譯實體、構造體、包和配置數據的存放，而包則是用來存在共享數據類型、常量和子程序等。常見的庫類型主要分為IEEE庫、STD庫、ASIC矢量庫等[3]。

2 VHDL語言在電子設計中應用主要特點

VHDL硬件描述語言主要是進行數字系統結構、行為、功能和接口的描述，其與其他語言相比，具有很多明顯的優勢和特點，主要表現在以下幾個方面。

2.1 VHDL硬件描述語言描述能力強

VHDL硬件描述語言具有電路描述能力強和建模能力強等優勢，主要表現在其能夠從多個層次實現對數字系統的建模與描述，有效簡化硬件設計任務，降低硬件設計難度，繼而提高電子技術設計效率和設計可靠性。

2.2 VHDL硬件描述語言設計優化能力

VHDL硬件描述語言應用在電子技術設計中，能夠脫離具體硬件電路、設計平臺等特性，且其電路行為描述能力和系統描述能力優良，且其生命力和應用潛力非常強大，尤其是在語言易讀性方便、層次性方面和結構化設計方面等。

2.3 VHDL硬件描述語言全新設計方法

VHDL硬件描述語言主要采用自上而下的設計方法，且包含庫，有效應用在電子產品生命周期縮短的環境中，面對重新設計、融入全新技術和改變工藝等，均具有良好的適應性。自上而下的設計方法，可以將較大的系統分解成若干個模塊，在分工合作時更加簡單方便。此外設計人員在利用VHDL硬件描述語言進行電子技術設計時，可以單純進行功能的設計，對于其他不會影響功能的因素，且無需耗費太多的精力[4]。

3 VHDL語言在電子設計中的應用策略

在電子技術設計中，VHDL硬件描述語言屬于比較高層次的設計方法。技術人員在利用VHDL硬件描述語言進行電子技術設計時，首先要利用VHDL硬件描述語言進行電路系統的表達，并輸入至計算機。隨后利用HDL綜合器對設計進行綜合，將軟件設計的HDL描述與硬件結構掛鉤，實現軟件轉化為硬件電路。綜合的作用主要是將VHDL硬件描述語言轉換為低級語言，確保實現與FPGA/CPLD的基本結構相應的網表文件[5]。再利用適配器將綜合器產生的網標文件配置目標器件中，產生下載文件。適配器又稱之為結構綜合器，主要是將網標文件針對的目標器件進行邏輯映射操作，如邏輯分割、優化等。而且由于電子技術設計的模擬仿真主要是在高層上實現，能夠進一步提高錯誤發生效率，提升電子技術設計效率。

仿真主要是利用計算機對設計進行模擬，包含時序仿真、功能仿真。其中時序仿真中，文件包含器件硬件特性參數，即基于真實器件的特性進行仿真，仿真精度高。功能仿真主要是針對邏輯功能進行模式，不涉及具體器件的硬件特性。仿真后，將適配后生成的下載文件或配置文件，利用編程器進行下載，以實現硬件調試和驗證。最后需要對硬件系統進行測試，確保設計項目在目標系統上的工作情況滿足要求，針對存在錯誤的地方需要及時進行改進。

4 結束語

綜上所述，將VHDL硬件描述語言應用與電子技術設計中，能夠實現從多個層次進行數字系統的設計，有效降低設計難度，縮短設計周期，提高設計效率。如今VHDL硬件描述語言在電子技術設計應用中主要表現為自上而下應用方向，體現出邏輯綜合和優化的重要性。

參考文獻

[1]李要球，盧璐.VHDL硬件描述語言在數字電路設計中的應用[J].實驗室科學，2011，05：97-99+103.

[2]夏莉莉.淺議VHDL語言在電子設計自動化中的應用[J].信息安全與技術，2012，07：44-46.

[3]張蘋珍，王俊峰，仲濤.VHDL在數字邏輯電路設計中的應用方法[J].信息通信，2012，05：96-97.

[4]柴志成，羅俊寧.VHDL語言在數字電路教學改革中的應用[J].電子世界，2014，17：180-181.

vhdl語言范文第3篇

關鍵詞：VHDL；教學；關鍵問題分析

The discussion of several key problems in VHDL language teaching

Zhao Hang1， Zhang Wenting2

1.Sanjiang university， Nanjing ， 210012， China

2.Nanjing panneng technology development co.， Nanjing ， 210061， China

Abstract： This paper attempt to discuss several key problems in VHDL language teaching. On this basis， the author comes up with the importance of problems， which include the features of hardware description language， the description style distinction of the combinational circuit and sequential circuit， use in signal and variable. The author has carried on the detailed analysis to these problems by way of examples， so as to achieve an effect of visual and easily understand. Seeing from the several rounds of teaching effect， the proposed approach has a certain guidance meaning in VHDL language and VHDL language programming.

Key words： VHDL； teaching； key problem analysis

VHDL（Very high speed intergated circuit Hardware Description Language）是指超高速集成電路硬件描述語言。它用軟件編程的方式來描述電子系統的邏輯功能、電路結構和連接形式，與傳統的門級方式相比，它更適合大規模系統的設計。因此很多高校的信息技術、計算機技術等專業都開出了VHDL設計課程[1]。筆者在教學過程中發現學生學習VHDL語言時會受到已經學習過的其他軟件語言的影響，對VHDL語言作為硬件語言的一些特性和語法問題理解不夠，往往會影響到對VHDL語言的靈活合理運用。本文結合多輪課程教學實踐，針對學生最難掌握的幾個問題做了深入探討。

1 對VHDL作為硬件描述語言的特征的理解

學好VHDL的關鍵是充分理解VHDL語句和硬件電路的關系。編寫VHDL，就是在描述一個電路，我們寫完一段程序后，應當對生成的電路有一些大體上的了解，而不能用純軟件的設計思路來編寫硬件描述語言[2]。

下面以四選一數據選擇器的設計為例來加以說明。四選一數據選擇器是一種常用的組合邏輯電路，用VHDL語言設計比較簡單，可以用when_else語句實現，也可以用with_select語句實現，兩者仿真結果相同，但綜合的結果不同。具體情況如下：

【程序1】

library ieee；

use ieee.std_logic_1164.all；

entity mux41a is

port（a，b，c，d： in std_logic；

s： in std_logic_vector（1 downto 0）；

y： out std_logic）；

end；

architecture one of mux41a is

begin

b when （s = “01”） else

c when （s = “10”） else

d ；

end；

使用Quartus II軟件對程序1進行編譯仿真，仿真結果如圖1所示。

將程序1中的when_else語句實現改成with_select語句實現，修改后的部分程序如下：

【程序2】

with s select

b when“01”，

c when“10”，

d when others；

同樣使用Quartus II軟件對程序2進行編譯仿真，仿真結果與圖1完全相同。說明程序1和程序2都能完成四選一數據選擇器的功能，仿真結果一致。

但是如果對程序1和程序2進行綜合，得出它們對應的RTL電路，分別如圖2和圖3所示。從圖2和圖3的比較看，電路差別比較大。根據四選一數據選擇器的功能，應該是圖3的電路更合適。

綜合來看，雖然when_else語句和with_select_when語句都能實現四選一數據選擇器功能，但是實現的硬件電路完全不同，這就告訴我們在設計某一功能的電路時要盡量使用合適的語句來表達，這樣才能得到最優的結果，而不能僅僅滿足于功能實現。因為這是硬件電路的設計，要考慮最后實現的電路的合理性。

2 組合電路和時序電路的區別

組合電路和時序電路是數字電路系統的兩大種類，在設計中至少要用到它們中的一種或兩種都會用到，這就要求正確掌握它們各自的設計要領。在VHDL語言中，組合電路和時序電路是以完整條件語句和不完整條件語句來區別的，如果在組合電路設計中使用了不完整條件語句，會使設計結果出現意想不到的問題，影響設計的正確性，設計時要加以注意[3]。比如程序3是一個數值比較器的設計，數值比較器屬于組合電路，應該使用完整條件語句來描述，但是程序中if語句判斷了a>b和a

【程序3】

library ieee；

use ieee.std_logic_1164.all；

entity comp is

port（a，b：in std_logic；

y：out std_logic）；

end；

architecture one of comp is

begin

process （a，b）

begin

if a>b then y

else if a

end if；

end process；

end；

【程序4】

if a>b then y

else y

end if；

圖5 程序4的RTL電路

3 信號和變量的區別

在VHDL中，數據對象（Data objects）有3類：信號（signal）、變量（variable）和常量（constant）。變量和常量與軟件語言中的變量和常量的含義相似，而信號則具有更多的硬件特征，是硬件描述語言所特有的數據對象。由于信號和變量在使用上有很多相似的地方，但又存在本質的區別，學生比較容易混淆，在設計中常常不注意區分它們的區別，造成錯誤[4]。在變量和信號的使用過程中，有時可以互換，有時候又不能互換。兩者從形式上差別并不大，所以學生在沒弄清其本質區別前往往按照例子生搬硬套，這樣做有時候系統也能正常運轉，但是在系統需要利用到變量和信號的根本特性時，錯誤地使用數據對象往往會導致系統的邏輯錯誤，使設計結果與預期有很大差距，而學生很難發現其中的錯誤。所以，如何使學生分清兩者，并正確的使用，成為影響VHDL語言教學的關鍵問題之一。

為了更好地區分信號和變量，需要通過一定數量的實例分析，通過對比，使學生對兩者之間的物理含義、使用范圍及值代入的區別有較明確的認識。下面給出用中間變量和信號表達四選一數據選擇器的VHDL源程序，從中可以看出信號、變量的定義和使用方法之間的不同以及它們對系統的影響。

【程序5】

library ieee；

use ieee.std_logic_1164.all；

entity mux41a is

port（i0，i1，i2，i3，a，b：in std_logic；

q：out std_logic）；

end；

architecture one of mux41a is

signal muxval： integer range 3 downto 0；

begin

process （i0，i1，i2，i3，a，b）

begin

muxval

if a='1' then muxval

if b='1' then muxval

case muxval is

when 0 => q

when 1 => q

when 2 => q

when 3 => q

when others => null；

end case；

end process；

end；

程序5的仿真結果如圖6所示。從圖6中可以看出，輸出信號q并沒有得到預想的波形，而是未知數據，這是因為muxval在程序中被定義為信號，而信號的含義是電路的實際硬件連接，因此對信號賦值存在延時[5]。故此在case語句中根據muxval值去選擇不同的信號進行輸出時，muxval的值還沒有產生，因此結果不對。為了產生正確的結果，對本程序，只需要把muxval的定義改為變量，其他地方做適當修改，則可得到如圖7所示的正確仿真結果。

4 結束語

在VHDL設計課程教學中，筆者特別注意上述幾個問題的講解和舉例說明，力求使學生對這些問題理解透徹，讓學生真正認識到運用VHDL語言進行電路設計，不僅要熟悉VHDL語言的基本語法和常用語句，還要對硬件描述語言的本質有深刻的認識，對所設計的電路有深刻理解，在此基礎上才能更好地使用掌握這門硬件描述語言進行電路設計。

參考文獻

[1] 朱奕丹.VHDL設計課程教學改革實踐[J].電氣電子教學學報，2007，29（2）：22-23

[2] 潘松，黃繼業.EDA技術與VHDL[M].北京：清華大學出版社，2009

[3] 夏炎，師衛.硬件描述語言與數字電路設計[J].電力學報，2009，24（2）：156-158

[4] 楊丹，樹林.VHDL中信號與變量的教學體會[J].電氣電子教學學報，2006，28（3）：30-35

vhdl語言范文第4篇

關鍵詞：EDA技術；VHDL語言；交通控制器；波形仿真

中圖分類號：TP311 文獻標識碼：A 文章編號：1009-3044（2014）10-2404-03

Abstract： This paper presents a traffic controller design based on VHDL language， using QuartusII as software development platform， the paper focuses on the design principle and design procedure of the traffic controller. On this basis， given the realization of system source code and simulation results based on VHDL hardware description language， the simulation results further validate the correctness of the traffic controller program， thus demonstrating strong structural and excellent features of VHDL language.

Key words： EDA technology；VHDL language；traffic controller；waveform simulation

EDA電子設計自動化技術已成為電子設計領域一種重要的電子系統設計手段，通過EDA技術能夠實現利用軟件的方式來設計硬件系統。電子工程技術人員能夠在EDA軟件平臺上，根據硬件描述語言所編寫的文件完成程序的編輯、仿真、綜合、優化、布局布線和下載，最終實現系統硬件功能的描述。與傳統的數字系統設計過程不同，其需要經過設計輸入、仿真調試、制作樣機、樣機調試、完成，這5個步驟，將傳統的硬件調試過程移交給計算機，由計算機給出調試結果和錯誤類型，使得調試工作變得輕松。

VHDL語言為現今電子設計的主流硬件描述語言，誕生于1982年，并于1987年底被IEEE和美國國防部確認為標準的硬件描述語言。VHDL硬件描述語言，其語言結構強大，能夠利用簡明的代碼描述復雜的控制邏輯設計，具有多層次的電路設計描述功能，既能夠描述系統級電路，也可以描述門級電路，此外能夠將同一個硬件電路的VHDL語言描述進行移植。

應用VHDL語言設計數字系統，能夠減小硬件電路設計的工作量，縮短系統開發周期，提高工作效率，該文將介紹基于VHDL語言的交通控制器設計，在給出源代碼和仿真結果的基礎上進一步驗證EDA技術以及VHDL語言的優勢。

1 系統功能與要求

高速公路與小路交叉口處車輛較多，極易出現交通事故，對于交叉路口的紅綠燈設計極為重要，此處要求，只有在小路發現汽車時，高速公路上的交通燈才能變為紅燈，當小路上有汽車行進時，小路的交通燈保持為綠燈，但不能超過給定的延遲時間，當高速上的紅綠燈轉為綠燈后，即使小路上再有汽車出現，而此時公路上沒有汽車，也要保證高速上的綠燈持續一定的間隔。

2 系統設計與實現

2.1 系統設計

根據系統要求，需要在此公路和小路上各設了一個紅綠燈分別為：grgy，xrgy，來控制各自道路上通行車輛，同時在系統設計中作為輸出，在系統設置中設置了三個輸入端分別為：clk，che，rest且都為標準邏輯類型，其中clk作為兩燈需進行變化時的時鐘，在時鐘上升沿時控制相應的計數信號進行計數，che作為使能信號當其為‘1’表明小路有車，rest作為復位輸入，當有特殊情況時或紅綠燈出現錯誤時rest置‘1’可使紅綠燈自動回到公路上綠燈，小路上紅燈的情況。

同時，根據需要可以用一狀態機來表示公路，小路上各紅綠燈的情況，其大體由四種狀態，我們在結構體中定義一狀態機stx用其四種狀態st0，st1，st2，st3來分別表示：公路綠燈小路紅燈、公路黃燈小路紅燈、公路紅燈小路綠燈、公路紅燈小路黃燈四種狀態。并且在結構體中定義狀態信號current_state作為表示表示當前狀態的信號，之后定義四個整數類型計數信號：clkg，clkx，clky1，clky2來分別為公路上綠燈持續時間，小路上綠燈持續時間，公路上黃燈持續時間，小路上黃燈持續時間計數。

2.2 系統實現

根據系統要求，按照上述設計方案，將系統的實現過程進行分析，具體是：

當時鐘在上升沿時如果che為‘1’且rest為‘0’（說明小路上有車且交通燈正常工作）時：如果current_state為st0即當前公路上為綠燈小路上為紅燈時，公路上的綠燈計數器clkg計數（此處設計綠燈持續時間應為23秒，又因為計數是從0開始則此處要求計數終止點在22）當計數小于22時公路上綠燈計數信號一直計數，直到計數等于22時，狀態可以轉換到下一狀態及st1狀態。

如果current_state為st1即當前公路上為黃燈小路上為紅燈時，公路上黃燈計數信號clky1計數（此處設黃燈持續時間為5秒，即設終止點位4）當計數小于4時公路上黃燈計數信號一直計數，直到計數等于4時，狀態轉換到下一狀態st2。

如果current_state為st2時即當前公路上為紅燈小路上為綠燈時，小路上綠燈計數信號clkx計數（此處設計小路上綠燈持續時間為17秒，且計數終止時間為16）當計數小于16時小路上路燈計數信號計數，直到計數等于16時，狀態可以轉換到下一狀態st3。

如果current_state為st3時即當前公路上為紅燈小路上為黃燈時，小路黃燈計數信號clky2計數（同樣設黃燈持續時間為5秒，即設終止點位4）當計數小于4時小路上黃燈計數信號一直計數，直到計數等于4時，狀態返回到st0。

而對于任何其他情況例如小路上無車che為‘0’還有其他錯誤地方則設current_state都為st0狀態。

具體的交通控制器VHDL源代碼如下：

通過對仿真波形的結果，可以知道，圖 1顯示的為當小路上有車時公路綠燈小路紅燈狀態到公路黃燈小路紅燈狀態再到公路紅燈小路綠燈狀態的轉換過程。由圖可以看出在狀態轉換過程中，時間控制方面滿足要求，稍有一些延遲現象。且在接觸點時偶爾會有一絲毛刺。其原因一是在整個結構體中存在兩個進程，在狀態機體應用中，若使用多進程方式由于其自身特點容易發生延遲和多毛刺現象，而在此已將最初設計的三進程改為兩進程基本解決毛刺現象。圖 2則為將各燈每一時刻的具體數字電平加以顯示，可以具體觀察毛刺現象。由圖2可以看出在公路紅燈小路綠燈到公路紅燈小路黃燈等狀態轉換時的具體波形。圖 3為在最初階段che為‘0’即小路無車時公路小路交通燈的具體情況，此時公路綠燈小路紅燈，與設計符合。

4 結論

通過該系統的設計可以進一步領會VHDL 語言強大的行為描述能力和豐富的仿真語句及庫函數，VHDL語言的優勢決定了它具有支持大規模設計的分析和已有設計的再利用功能。使用QuartusII軟件平臺進行編譯和仿真驗證，表明該交通控制器能夠符合預定設計目標。

參考文獻：

[1] 潘松，黃繼業.EDA技術與VHDL[M]. 3版.北京：清華大學出版社，2009.

[2] 詹仙寧.VHDL開發精解與實例剖析[M].北京：電子工業出版社，2009.

[3] 譚會生，瞿遂春.EDA 技術綜合應用實例與分析[M].西安：西安電子科技大學出版社，2004.

[4] 于潤偉.EDA基礎與應用[M].北京：機械工業出版社，2010.

vhdl語言范文第5篇

關鍵詞：VHDL；CPLDCPU

中圖分類號：TP312 文獻標識碼：B文章編號：1009-9166（2008）33（c）-0049-01

CPU因其在各大系統中處于核心位置而在硬件電路設計中備受關注，但因其結構復雜，所涉專業背景多而不被一般人掌握。CPU設計極具代表性，雖發展日新月異，但就其基本原理而言大同小異。VHDL語言是符合IEEE標準的當今世界最為流行的硬件描述語言。下文通過對CPU結構模型的簡化，依托綜合實驗平臺，所描述的簡易4位CPU，能實現加、減、乘、移位等操作。

一、系統功能設計。精簡CPU結構模型，運用Altera公司的MAX7000s系列芯片，依托綜合實驗板，運用狀態機實現了微機指令系統。其指令的分析和執行過程與微機中的CPU相似，能完成簡單的算數運算和邏輯運算。

二、設計與實現。(一)、簡易4位CPU的基本結構單元。1）程序計數器；2）輸入與MAR(Memory Access Register)；3）16×8RAM；4）指令寄存器；5）累加器(Accumulator)；6）二進制顯示(Binary Display)；7）B寄存器(B Register)；8）輸出寄存器(Output Register)；9）運算器(Calculater)

（二）、尋址方式介紹。本設計中的4位CPU指令共有8個且可分為兩種類型，如下表：

對狀態機的主要部分的描述和注釋：IF(clk'event AND clk='0')THEN--時鐘下降沿觸發

IF(run='1')THEN--如果CPU運行信號為

CASE pstate IS

WHEN s0=>nstate

f1:=true;--標志f1置true

IF(breg="00000000")THEN--如果B寄存器值為0

mar

END IF;

WHEN s1=>nstate

IF(breg="00000000")THEN--如果B寄存器值為0

IF(flag=true)THEN --標志為true

flag:=false;--標志flag置false

END IF;--如果不滿足條件，是因為正執行多次移位的指令

END IF;--只有移位完才能執行下一條指令，所以程序計數器數值不變

（四）、簡易4位CPU功能仿真（加法）。以下是計算10+15+17-20=1C（十六進制加減計算）的VHDL源程序，這部分將寫入ROM中：ARCHITECTURE rtl OF ROM16x8_1 IS

BEGIN

dataout

"00011010" WHEN (address="0001" AND ce='0') ELSE

"00011011" WHEN (address="0010" AND ce='0') ELSE

"00101100" WHEN (address="0011" AND ce='0') ELSE

"11100000" WHEN (address="0100" AND ce='0') ELSE

"11110000" WHEN (address="0101" AND ce='0') ELSE

"00010000" WHEN (address="1001" AND ce='0') ELSE

"00010101" WHEN (address="1010" AND ce='0') ELSE

"00010111" WHEn (address="1011" AND ce='0') ELSE

"00100000" WHEN (address="1100" AND ce='0') ELSE

"00000000";

END ARCHITECTURE rtl;

10+15+17-20=1C（十六進制加減計算）仿真波形圖如下：

總結：采用自頂向下的設計方法，將復雜的CPU有效劃分位狀態機模型再進行設計和編程，并用QuartusII軟件進行了仿真，最終在MAX7000s綜合電路板上驗證通過，很好地模擬了CPU的工作過程。但此設計亦有不足之處：1.沒有直接實現除法；2.算數沒有優先級。另外，綜合開發板上的MAX7000s系列性能過低也是制約設計復雜的數字電路障礙之一。

作者單位：北京郵電大學電信工程學院

作者簡介：吉祥（1986年-），男，漢族，上海長寧區人，北京郵電大學電信工程學院2005級電子信息工程本科生。

參考文獻：

[1]張亦華,延明.數字電路EDA入門――VHDL程序實例集[M].北京.北京郵電大學出版社.2002

[2]姜立東.VHDL語言程序設計及應用[M].北京:北京郵電大學出版社.2004

[3]付永慶.VHDL語言及應用[M].北京:高等教育出版社.2004

vhdl語言范文第6篇

關鍵詞：VHDL；教學改革；項目化教學

作者簡介：周殿鳳（1978-），女，江蘇寶應人，鹽城師范學院物理科學與電子技術學院，講師；康素成（1966-），男，江蘇濱海人，鹽城師范學院物理科學與電子技術學院，副教授。（江蘇鹽城 224002）

基金項目：本文系鹽城師范學院高校發展研究項目（項目編號：13YCFZ006）的研究成果。

中圖分類號：G642 文獻標識碼：A 文章編號：1007-0079（2014）09-0111-02

VHDL語言及應用是電子信息工程專業的一門重要的技術類應用型課程，主要講解VHDL語言以及它的應用。但在多年的教學實踐中，筆者發現要想讓學生在短時間內接受大量的語法知識，學生很難充分理解與掌握，這樣在隨后的編程過程中非常容易犯錯，并感覺難以入手，更不用說形成良好的編程習慣和程序風格。[1]大多數大學生畢業后或許精通C語言，可是由于各方面的原因，精通VHDL語言的少之又少，但是企業單位對此方面的人才的需求卻越來越多，筆者出于對VHDL語言的摯愛及多年教學經驗，探索了該課程項目化教學的具體實施方法。

一、改變傳統教學方法

VHDL語言及應用這門課程的終極目標是使學生掌握VHDL語言并能用之進行相關的電子設計。如果教師將大量的時間用于講解枯澀的語法、語句、復雜的算法，學生在學習時也不知它們有何用途，學、用脫節，只是為學而學，不能激發學生學習和應用知識的興趣和積極性，效果很差，[2]因此教師不能按部就班地講解知識。教師可以通過多個實例講解語法，效果會好得多。這就要求老師上課全部現場編寫程序，并且故意犯一些學生經常犯的錯誤，編程中的錯誤基本上都是語法和語句使用不當引起的，教師恰好可以利用這些錯誤來講解語法、語句。這門課程的硬件基礎是FPGA和CPLD芯片，CPLD/FPGA內部沒有CPU，只需要用1課時簡單講解即可，并不需要詳細分析。因為對于設計者而言只要會用這些芯片即可，而且CPLD/FPGA芯片本身就像一張白紙，只要學生的單片機和硬件描述語言足夠好，學生就可以任意發揮，所以本課程的關鍵還是掌握VHDL語言本身。

二、理論教學環節的項目化實施

1.通過最簡單的例子引導學生入門

以二極管閃爍為例，分成幾個層次，一步一步引導學生入門。

先問學生：如何讓一個二極管亮？學生學過數字電路，知道當二極管的陽極為高電平且陰極為低電平時二極管亮。然后講解在VHDL語言里是如何實現的，接著現場編寫程序，最后下載到開發板上并且演示。

接著問：如何讓二極管閃爍呢？當陰極接地且陽極的高、低電平等間隔出現時二極管閃爍，在VHDL里如何實現呢？在剛才程序里稍作修改即可，同樣要演示給學生看，并可順勢講一點這個程序里出現的語法和學習VHDL語言的一些注意事項，如工程名、頂層文件名和實體名要一致，命名時字母的大小寫沒有區別等。做到在不知不覺中自然而然地講解語法知識，學生記得也牢固。[2]

為了讓學生語法學得更扎實，所有程序教師都隨堂編寫，一邊編程序一邊講解語法語句，還可以插入算法的講解。經過實踐，筆者發現現場編程的講解方法可以讓學生較好地記住一些難以理解的語法、詞法和算法。

2.設計巧妙的項目引導學生深入學習

在開展項目化教學時，項目的設計非常關鍵，設計的好壞直接影響教學效果。項目設計應遵循如下原則：一是圍繞課程的重點展開，項目內容應覆蓋基本的教學知識點。二是為了調動學生的積極性，應盡量選擇學生感興趣的項目。三是難度適中，項目過于簡單，學生會很快完成，達不到思考的效果；太難，支撐的理論知識就會過多，教學組織比較困難，不能達到預期的教學效果。VHDL語言及應用共48課時，其中12節為實驗課，理論學時只有36課時，需要用4課時按照傳統的教學方式講解一些在項目中不好講解的知識，如CPLD/FPGA的硬件知識、VHDL語言的部分語法等，故選擇9個小項目講解各種知識。

在9個項目講解的過程中，還要教會學生如何閱讀英文datasheets。在進行真正的項目設計時，必定要用到不少陌生的芯片，要想會用這些芯片，必須看它們的datasheets。datasheets總是長達幾十頁，學生不容易看懂，需要教師引導他們如何抓住其中的重點，快速準確閱讀。

在項目的講解和設計后期，教師作為領隊將學生分成小組學習，分組合作的學習方法激發了學生學習的動力，增強了各成員的責任感。互相之間積極配合、互動，培養學生多角度、多渠道獲得信息，有利于促進學生發展，完善自我，也將學生評價變成了主動參與、自我反思、自我教育的過程。[3]

三、實踐教學環節的項目化改革

1.布置型教學改為開放式教學

傳統的實驗教學是教師講解實驗原理，然后演示一下實驗，學生只需按實驗講義中的步驟進行，“依葫蘆畫瓢”，通過反復訓練讓學生形成一定的基本技能。這種實驗教學模式，學生動手機會少，不能自主學習，不利于個性發展，阻礙了學生的學習積極性、主動性、創造性以及現代科學思維方式的形成。[4]學生進入實驗室后，教師可以提供大量實驗，讓學生根據各自興趣選擇想做的實驗。也可以由學生根據教學要求自己擬定實驗內容，教師加以適當指導，減少實驗的盲目性，使學生真正參與到實驗中來，提高實驗教學效果，培養學生的動手能力和創新思維能力。

學生的實驗成績采取過程記錄法，教師為每一位學生準備一張記錄卡，實時記錄學生的實驗情況。

2.統一實驗變為層次化實驗

另外傳統的實驗教學中，所有學生做的實驗是一樣的。實際上學生到了大三，基礎已各不相同，可以根據學生的基礎采取層次化實驗教學。教師可以根據學生的具體情況將一個班分為4組，假設1組的學生基礎最好，2組次之，4組最差；每組的學生人數可以不一樣多，該課程成績想得優秀的學生必須選擇1組或2組。針對4組學生要求教師準備4套實驗內容供學生選擇，每組的要求不一樣，具體安排如表2所示。因為鹽城師范學院要求一次實驗為25人左右（半個班級），所以教師需要同時指導2組學生，實際操作時可以1組和4組一起做實驗，2組和3組一起做實驗。如果教師愿意加班，第一次實驗可以只輔導一組學生，第二次及以后就可以2個組同時做實驗，交叉輔導了。

對于基礎較差的第4組同學，實驗難度不宜太大，要留給學生一定的思考空間。同樣是設計性實驗，不同組別的具體內容也可以不同，1組難度加大，而4組則簡單一些。如此訓練下來，學生各有所得，不管基礎好壞，總能學到一定的知識，甚至有助于基礎差的學生學到更多的知識。

四、考核方式改革

項目化教學需要改變傳統教學中一張試卷定成績的考核辦法，[5]學生成績主要由項目的設計決定，要注意到學生的設計思路。理論知識學完后教師可以選擇幾個綜合性項目，學生從中任選一個進行設計，這樣可以培養學生發現問題和解決問題的能力，也可提高其設計能力。

五、小結

本文根據VHDL語言及應用的特點，探索了適于它的項目化教學。通過項目化教學，廢除注入式教學方法，建立以學生為本，教師啟發引導的教學方法。通過一個個項目和層次化實驗，學生不僅可以熟悉VHDL語言的基本語法和常用語句，還對硬件描述語言的本質有了深刻的認識，對所設計的電路有深刻理解，在此基礎上才能更好地使用VHDL語言進行電路設計。通過多個項目的訓練，學生的設計能力、創造能力和團隊合作能力都可以得到很大提高，因此說項目化教學是應用性強的課程的首選教學方法。

參考文獻：

[1]胡小玲，翟秀艷，袁穎.VHDL的模塊化教學方法反思與總結[J].中國電力教育，2013，29（2）：112-113.

[2]周殿鳳.片上可編程系統項目化教學探討[J].輕工科技，2013，

15（5）：190-191.

[3]姚培.教師在理實一體化教學學生評價中的角色研究[J].中國電力教育，2013，29（25）：180-181.

[4]張乃群，龐發虎，李運賢.分層次開放性實驗教學模式探索[J].南陽師范學院學報，2009，8（6）：105-108.

vhdl語言范文第7篇

【關鍵詞】數字電路;傳統方式;VHDL

1.引言

隨著計算機以及大規模集成電路應用的普及，電子行業正在迅速的發展。目前采用小中規模的數字電路邏輯設計已經不能滿足數字電子技術發展的需要。例如傳統的TTL電路或者COMS電路設計任務繁瑣，設計效率低，所以迫切的需要我們做出調整，適應社會對數字電子技術發展的要求。伴隨著集成電子工藝的發展，新型的邏輯器件也應運而生，到目前為止，市場上的邏輯器件大致可分為三類：第一是標準的邏輯芯片如COMS/TTL等系列芯片;第二是微型計算機芯片和各種微處理器;第三種就是應用規格芯片ASIC，其中ASIC芯片中就有我們接下來介紹的可編程邏輯器件（PLD）[1]。而使用可編程邏輯芯片就必須要求我們掌握編寫VHDL語言的技術。這種設計數字電路實驗的方法大大克服了傳統數字電路設計出現的缺點，更加適應現在社會的發展。

2.傳統數字電路設計優缺點

傳統的數字電路設計過程大致經過以下幾個步驟：一是分析問題畫出狀態轉換圖以及狀態轉換表，二是進行狀態化簡，三是狀態編碼，四是寫出輸入方程、驅動方程以及輸出方程，五是畫出邏輯電路圖，經過這一系列步驟之后，還要在電路板上焊接電路，或者在面包板上拼接電路。傳統的設計方法是數字電路設計的基礎，它的優點是能夠反映了數字電路的基本工作原理，系統內部構成的各個細節也能夠很直觀的反映出來，各部分之間的聯系顯而易見。因此，通過對設計的原理圖的觀察我們可以驗證系統的合理性，同時也奠定了數字電路設計的基礎。它的缺點是設計步驟復雜，在整個過程中需要用到大量的芯片和連線。而且傳統的方法出錯率高而且不易修復，在焊接電路板的時候如果不注意就會導致接觸不良或者出現某個芯片損壞的情況，這就導致整個電路板都不起作用。

3.PLD器件芯片的出現

PLD又稱可編程邏輯器件，PLD芯片上的金屬引線和電路都是廠家做好的，但是器件的邏輯功能在出廠時是沒有確定的，用戶可以根據自己的需要合理的編程設計確定想要的功能。而編程用到的語言就是我們接下來要介紹的VHDL語言。目前PLD器件芯片具有微處理器靈活等優點，芯片的引腳也從一開始的20多個引腳發展到現在的200引腳[2]。可編程邏輯器件的出現從很大程度上使得數字電路設計發生了根本性變革。采用PLD設計電路不再是對電路板設計，而是對芯片設計，使之實現我們預想的功能。一般的PLD的集成度很高，可以滿足一般的數字系統的需要。設計人員只需要自己編程到一塊PLD上，而不用去供應商那兒買特定功能的芯片。我們可以對芯片內部的邏輯和外部的引腳進行設計。這樣就克服了傳統方式中對電路板進行焊接所花費的大量時間，克服了工作量大，難以調試等缺點，用戶只需要編寫適當合理的程序就可以實現預想的功能。如此大大簡化了設計步驟，更加適應社會發展的需要。

4.VHDL簡介

VHDL語言是一種應用于描述數字系統的功能、結構和接口的語言。VHDL含有許多具有硬件特征的語句而且語言的描述也更類似于一般計算機的高級語言。在編程上簡單可行性高。VHDL的程序結構特點是將一項工程設計，或稱設計實體。分成外部和內部，在對一個設計實體定義了外部界面后，當其內部開發完成后，其他的設計也能夠直接調用這個實體。VHDL系統設計的基本點是將設計實體分成內外部分。VHDL語言之所以能夠成為標準化的硬件描述語言并且獲得廣泛應用，正是因為它本身具有其他硬件描述語言不具有的優點。歸納起來，VHDL語言主要具有以下優點：

（1）VHDL語言設計多樣：VHDL語言結構很強大，而且設計方法多樣，既支持層次化設計也支持模塊化設計，既可以采用自頂向下設計方式，也可以采用自底向上的設計方法。

（2）VHDL語言的設計是針對于芯片而并非器件，傳統的硬件拼接的方法針對的是器件，但是VHDL語言是直接對芯片而言的，在設計電路時，用戶可以不必考慮所選用的器件。設計者也可以不必考慮系統硬件結構，而進行獨立的設計。

（3）VHDL語言可移植性強，對于同一個硬件的VHDL語言來說，它可以從一個工作平臺移植到另一個工作平臺上。

（4）VHDL語言有非常豐富的庫函數和仿真語句，用戶可以隨時對系統進行仿真。

由此可見傳統方式與應用VHDL的區別有以下幾點：第一，傳統的方法采用自上至下的設計方式，而應用VHDL語言則采用自下至上的設計方法;第二，傳統方式采用的是通用的邏輯元器件，系統硬件的后期進行調試和仿真，而應用VHDL語言采用的芯片則是PLD（可編程邏輯器件），系統的設計早期進行調試與仿真;第三，傳統的設計方式主要采用電路原理圖的方式設計，而本文提出的設計方式主要則以VHDL語言描述為主，從而降低了硬件設計電路的難度。

5.VHDL語言結構及語言設計步驟

VHDL語言結構由library（庫）定義區，entity（實體）定義區，architecture（構造體）定義區package（包集合）configuration（配置）組成，其中library，entity和architecture也是一個VHDL語言所必有的。

VHDL語言設計步驟大致可以分為以下三步：第一，分析系統結構并劃分模塊;第二，輸入VHDL語言的代碼，編寫程序，并且將其編譯，在此過程中如果有錯誤要及時修正;第三，對編譯的后的VHDL文件進行仿真。

6.VHDL舉例

下面介紹一個簡單分頻器的例子：

Library ieee;

use ieee.std_logic_1164.all;

use ieee.std_logic_unsigned.all;

entity fenpin is

port（clk，clear：in std_logic;

q：out_std_logic）;

end fenpin;

architecture behave of fenpin is

signal m：interge range 0 to11

begin

p1：process（clear，clk）

begin

if clear =’0’then m<=’0’;

elsif “clk event and clk=’1’”then

if m=11 then m<=’0’;

else m<=m+1;

end if;

end process p1;

p2：process（m）

begin

if temp<6 then q<=’0’;

else q<=’1’;

end if;

end process p2;

end behave;

由例題可以看出，在設計分頻器是可以不用硬件搭連的方式，用VHDL語言進行編程更簡單易行。

7.小結

本文針對目前傳統數字電路設計中存在的若干弊端，提出用VHDL語言編寫適當合理程序來設計數字電路實驗的方法，避免了硬件電路中若干繁瑣的問題，使得系統簡單明了，可維護性強，芯片也可以反復使用。傳統的硬件設計方法已不能滿足現代電子工業的發展，在數字電路的應用中，VHDL語言必將會被廣泛的使用。

參考文獻

[1]張有志.可編程邏輯器件PLD原理與應用[M].北京：中國鐵道出版社，1996：1-3，91

[2]盧毅，賴杰.VHDL與數字電路設計[M].北京：科學出版社，2002.

vhdl語言范文第8篇

關鍵詞:狀態機;Mealy型狀態機;VHDL語言

中圖分類號:TP391 文獻標識碼:A 文章編號:1007-9599 (2012) 13-0000-02

數字電路分為組合邏輯電路和時序邏輯電路。組合邏輯電路的輸出只與當前輸入有關,時序邏輯電路的輸出不僅與當前輸入有關,還與過去的輸入有關。狀態機是一種廣義的時序電路,它的輸出不僅與當前輸入信號有關,還與當前的狀態有關。

一、狀態機有三個基本要素:狀態、輸入、輸出

狀態是狀態機中最根本的要素。狀態機的最基本特點就是寄存器中存儲的狀態按照一定的條件或規律進行轉移,并輸出特定信號。

輸入信號作為狀態機狀態轉移的條件,即狀態機根據輸入信號和當前狀態決定下一個轉移的狀態。

輸出信號一般由當前狀態和當前輸入信號決定,也可只由當前狀態決定。

二、狀態機的特點

(1)狀態機的結構模式相對簡單,設計方案相對固定。

(2)狀態機的VHDL設計層次分明,結構清晰,易讀易懂。

(3)就運行速度而言,狀態機的每一個狀態中可以完成許多并行的運算和控制操作。

(4)就可靠性而言,狀態機也具有明顯的優勢。

三、狀態機的分類

狀態機可分為有限狀態機和無限狀態機,在這里只討論有限狀態機。按照輸出信號是否與輸入信號有關,可將有限狀態機分為Moore型和Mealy型。Moore型狀態機的輸出只與當前狀態有關,Mealy型狀態機的輸出不僅與當前狀態有關,還與當前輸入有關。Moore型和Mealy型狀態機示意圖分別如圖一和圖二所示。

從輸出的時序上看,Mealy型狀態機的輸出是當前狀態和所有輸入信號的函數,它的輸出是在輸入變化之后立即發生的,不依賴時鐘的同步。Moore型狀態機的輸出僅為當前狀態的函數,狀態機的輸入發生變化還必須與狀態機的時鐘同步。由于Mealy型狀態機的輸出與時鐘不同步,因此很容易在輸出端產生毛刺,造成不可預料的結果。因此從穩定性的角度講,Moore型狀態機比較好;但是從相應時間角度講,Mealy型狀態機對輸入的響應最多可比Moore型狀態機早一個時鐘周期.在工程實踐中,具體電路有具體的設計要求,根據實際情況選擇相應的狀態機。

四、基于狀態機的8路彩燈設計

在我們的生活中,電子彩燈已成為我們裝點生活常用的電器,電子彩燈控制電路的設計要求也越來越高。要求我們設計的彩燈花燈品種更多,控制更加方便,靈活性高,可靠性高。采用傳統數字電路設計的彩燈控制器電路復雜,設計周期長,精度不高。基于FPGA的電子彩燈設計設計靈活,功能完善。

8路彩燈控制系統分為分頻模塊和花型循環控制模塊。

(1)分頻模塊:我們在這里選擇的時鐘脈沖信號是50MHz,由于時鐘脈沖的頻率太高,所以我們未分頻時看到的是8個LED燈全亮,而看不到LED燈閃爍的狀態。我們這時將50MHz分頻,達到人視覺能感覺的頻率,即可看到LED閃爍的效果。

分頻程序如下:

(2)花型循環控制模塊:花型循環控制模塊是系統的核心部分,它主控著8路彩燈的花型。循環彩燈控制模塊主要由狀態機設計,用狀態機設計靈活性強。

按設計的要求實現8種花型:00001111、10000000、01100011、01001111、11000000、11101111、11111111和10010011。用S0,S1,S2,S3,S4,S5,S6,S7來表示8種不同的狀態。狀態圖如下所示。

用狀態機設計語句type states來實現,8路彩燈控制模塊程序如下:

五、設計拓展

8路彩燈設計系統在實際應用中還可以靈活地修改。如果要改變循環燈的控制花型,可改變s0,s1,s2,s3,s4,s5,s6,s7中所設的數值;如果要改變循環燈的花型數量,可改變狀態機中s的數量,如12種花型,可改為s0—s11;還可以修改頻率來控制花型閃爍的速度。

六、小結

使用VHDL語言進行8路彩燈電路設計,思路簡單,功能明了,靈活性強。在控制電路中采用狀態機設計,電路控制靈活,功能便于實現,思路簡潔便于修改。比起用常規的單片機設計8路彩燈電路更簡單實用。此系統可在分頻前在ISE軟件下的ISE simulator上進行仿真和驗證,并可加上適當的約束條件后,在Spatan3E的開發板驗證試驗結果。

參考文獻:

[1]Kleitz.W.VHDL數字電子學[M].北京:北京希望電子出版社,2008

[2]田耘.VHDL開發精解與實例剖析[M].北京:電子工業出版社,2009

vhdl語言范文第9篇

【關鍵詞】VHDL語言電子設計自動化應用

中圖分類號：F407文獻標識碼： A

一、前言

近些年，隨著電子技術及計算機技術的不斷發展，使用原來的方法進行系統及芯片的設計已經不能滿足要求了，需要具有更高效率的設計方法，運用VHDL語言進行電子設計就是在這種情況下開發的，而且被越來越廣泛地應用到電子設計自動化中，顯著地提高了開發效率及產品的可靠性。

二、電子設計自動化和VHDL語言概述

1、電子設計自動化概述。電子設計自動化又稱為EDA技術，它是在上世紀70年代的集成電路技術茂盛發展下誕生的，與集成電路的復雜度是緊密相關的。在第一代電子設計自動化EDA中，其主要功能是進行圖形編輯交互及設計規則檢查，所要解決的問題是進行PCB布局布線或者晶體管級版圖的設計；第二代電子自動化設計EDA系統，主要包括邏輯圖的設計輸入、邏輯綜合、芯片布圖、模擬驗證及印刷電路的版布圖等，隨著集成電路尺寸越來越小、規模越來越大、速度及頻率越來越高、設計越來越復雜，HDL的設計方案應運而生，隨后具有描述語言的VHDL被提出來了。

2、VHDL語言概述。VHDL語言是指超高速集成電路的硬件描述語言，它是一種很快的電路設計工具，其功能主要包括電路合成、電路描述及電路仿真等電路設計工作。VHDL語言是由抽象及具體硬件級別進行描述的工業標準語言，它已經成為了一種通用硬件設計的交換媒介，很多工程軟件供應商已經把VHDL語言當做了EDA或CAD軟件的輸入/輸出標準，很多EDA廠商還提供了VHDL語言編譯器，同時在方針工工具、布圖工具及綜合工具中對VHDL語言提供了支持。

三、VHDL語言的特點

1、VHDL語言具有較強的描述功能，能夠對支持系統的行為級、門級及寄存器傳輸級這三個層次進行設計，和其它硬件描述語言相比，VHDL語言的行為描述能力更強，這種較強的行為描述力能夠有效地避開具體器件結構。對大規模的電子系統的邏輯行為進行描述與設計，VHDL語言已經成為高層次設計中的核心，也是它成為了電子設計系統領域最好的硬件語言描述。

2、VHDL語言能夠支持大規模的設計分解，及已有設計再利用，大規模的設計不可能有一個人獨立地完成，需要多個項目共同的組成，VHDL語言中的設計實體概念、設計庫概念、程序包概念為設計的分解及再利用提供了有力的支持。

3、VHDL語言具有較為豐富的模擬庫函數及仿真語句。這使它能夠在任何設計系統中，很早地就能對設計系統功能中的可行性進行查驗，并隨時可以對設計進行模擬仿真，將設計中的邏輯錯誤消除在組裝前，由于大規模集成電路及應用多層的印刷技術器件組裝完畢之后。很難進行修改，這就使得邏輯模擬變得不可缺少，運用邏輯模擬還能夠減少成本縮短調試及設計周期。對于中小規模的集成電路，僅運用模擬就能夠獲得成功數字系統設計；而大規模集成電路，則需要運用邏輯模擬進行邏輯網絡設計的檢查與分析。邏輯模擬系統對于集成電路來說，是不可缺少的重要手段。

4、VHDL語言本身生命周期就較長，在VHDL語言設計中，并不包含和工藝相關的信息，其設計和最終工藝實現是無關的，能夠使設計通過門級仿真之后，在用合適的工具映射到不同的工藝當中，當工藝進行更新時，就不需要進行原設計的修改了，僅改變映射工具就可以了，對于已經完成的設計，尤其是和工藝技術相關的參數可以運用VHDL語言所提供的類屬進行描述，或者進行子程序功能的調用，可以在源程序不改變的情況下，僅修改類屬的函數及參量就可以了，這樣就可以改變電子設計的規模及結構了。當然在VHDL語言也有些不足之處，像沒有WAIT語句、不能處理動態結構、不能等待時序等，但它整體還是有很多優點的，并為硬件設計帶來了很大地方便，被很多用戶所接受，也得到了很多廠商的有力支持。

四、電子設計自動化應用VHDL語言的開發流程

VHDL語言的開發流程主要為文本編輯、功能仿真、邏輯綜合、布局布線、時序仿真及編程下載。其中文本編輯器能夠進行VHDL語言環境的編輯，其文件保存為，功能仿真是指將文件調入VHDL的仿真軟件中，并進行功能的仿真，對其邏輯功能進行檢查以驗證是否正確，也稱為前仿真，對于那些相對簡單的電子設計可以忽略這一步，在布線完成之后直接進行時序仿真：邏輯綜合是指將文件進行邏輯綜合并在設定的約束條件下進行綜合。就是把語言綜合成布爾表達式及信號連接關系，綜合之后會生成，電子設計自動化的工業標準文件：布局布線則是將文件調到PLD廠家所提供的軟件之中進行布局布線，這樣就可以把已設計好的邏輯安放到PLD 內了；時序仿真是指利用布局布線時所獲得的精確參數進行后仿真的驗證：編程下載所指當確認方針沒有錯誤后，就將文件儲存到目標芯片中。

五、VHDL語言在電子設計自動化應用中的作用

VHDL語言在電子設計自動化中的應用，能夠有效地打破傳統硬件電路的設計界限，借助硬件的描述語言設計出與相關要求相符合的硬件系統，運用VHDL語言對電子設計自動化的應用，與C語言的語法類型是相似的，具有很好的可讀性，掌握起來也較為簡單，運用VHDL語言進行硬件電路的設計打破了原有地先畫出電路的原理圖，再進行元器件及實際電路定式的搭建，可以靈活地御用VHDL語言描述的硬件電路功能進行信號的連接和定時關系，在總體行為的設計一直到最終邏輯形成網絡表的文件，對于每一步都要進行仿真的檢查，在仿真結果分析中，能夠發現電子自動化系統的設計中所存存在的問題，這樣更有利于電子設計自動化應用的完整，并且其設計效率更高，時間周期更短，VHDL語言已經被廣泛地應用在電子設計自動化中了。

六、VHDL 語言在電子設計自動化應用中所要注意的問題

1、文件名和實體名要相同，其后綴均為.Vhd，程序的存儲路徑不能有漢字出現，變量要放在結構體之中，變量并不是全局量，僅能在進程語句及子程序中進行使用。

2、關于順序語句和并行語句問題，要把并行語句直接放人結構體里就可以了，而順序語句就要放在process里了，雖然process自身是并行語句，但它的內部確是順序語句。

3、在條件語句中，條件的覆蓋是不完整的，綜合器會把多余的鎖存器引入進來，一定要對條件所覆蓋的范圍進行考慮，通常的處理方法是加上else語句進行條件補全，頂層的文件在進行存盤時，其文件名是不能和底層的文件名相同的。

七、結束語

隨著電子技術和計算機技術的不斷發展，電子產品也在迅速發展著，電子設計自動化技術改變了傳統的數字系統設計方法及實現手段，而VHDL國際標準語言與電子設計自動化技術工具的結合，能夠有效地降低設計的風險，縮短設計的時間周期，提高設計效率，隨著VHDL語言在電子設計自動化的應用越來越廣泛，并將會給硬件的設計領域帶來很大的變革。

參考文獻：

[1]王鎖萍.電子設計自動化教程［M］.成都：電子科技大學出版社，2000

[2]丁明威.李引新.黃培中.VHDL與電子自動化［J］.計算機應用與研究，1999，13（1）：24-25

[3]平.張振榮.VHDL編程與仿真［M］.北京：人民郵電出版社，2000

[4]萬軍華.劉瑞通.基于VHDL的多功能數字鬧鐘設計[J].湖南理工學院學報(自然科學版),2011(01)

[5]吳德林.數字邏輯電路在EDA實驗開發系統中的仿真設計[J].科技信息,2010(21)

vhdl語言范文第10篇

關鍵詞:VHDL;CPLD/FPGA;電路設計;優化

中圖分類號:TP930 文獻標識碼:A

文章編號:1004-373X(2010)03-191-03

Optimized Design of Circuits in VHDL Based on CPLD/FPGA

DU Zhichuan,ZHENG Jianli

(School of Medical Instrument and Food Engineering,University of Shanghai for Science and Technology,Shanghai,200093,China)

Abstract:The optimized design of VHDL is for making full use of hardware resources provided by CPLD/FPGA,making the design suit for certain scale of CPLD/FPGA chip,increasing the system′s speed and reducing system′s costs.The advantages of VHDL language are analysed and the circuit design is optimized from the design idea,the use of statements,coding style.In this paper,serial design methods and the use of E2PROM to optimize the circuit design are proposed,these two methods are proved to be effective in reducing Macro Cell occupied by the program.

Keywords:VHDL;CPLD/FPGA;circuit design;optimization

0 引言

VHDL(Very High Speed Integrated Circuit Hardware Description Language)是IEEE工業標準硬件描述語言,是隨著可編程邏輯器件(PLD)的發展而發展起來的[1]。它是一種面向設計、多層次的硬件描述語言,是集行為描述、RTL描述、門級描述功能為一體的語言,并已成為描述、驗證和設計數字系統中最重要的標準語言之一[2,3]。由于VHDL在語法和風格上類似于高級編程語言,可讀性好,描述能力強,設計方法靈活,可移植性強,因此它已成為廣大EDA工程師的首選。目前,使用VHDL語言進行CPLD/FPGA設計開發,Altera和Lattice已經在開發軟件方面提供了基于本公司芯片的強大開發工具。但由于VHDL設計是行為級設計,所帶來的問題是設計者的設計思想與電路結構相脫節,而且其在設計思路和編程風格等方面也存在差異,這些差異會對系統綜合后的電路整體性能產生重要的影響。

在VHDL語言電路優化設計當中,優化問題主要包括面積優化和速度優化[4]。面積優化是指CPLD/FPGA的資源利用率優化,即用盡可能少的片內資源實現更多電路功能;速度優化是指設計系統滿足一定的速度要求,即用更多的片內資源換取更快的處理速度,常用于視頻信號采集系統和通信系統之中。面積優化和速度優化通常是一對矛盾,一般情況下,速度指標是首要的,在滿足速度要求的前提下,盡可能實現面積優化[5]。因此,本文結合在設計超聲探傷數據采集卡過程中的CPLD編程經驗,提出串行設計、防止不必要鎖存器的產生、使用狀態機簡化電路描述、資源共享[6],利用E2PROM芯片節省片內資源等方法對VHDL電路進行優化。

1 VHDL電路優化設計的方法

優化設計是可編成邏輯設計的精華所在,如何節省所占用的面積、如何提高設計的性能是可編成邏輯設計的核心,這兩點往往也成為一個設計甚至項目成敗的關鍵因素[7]。下面結合超聲探傷數據采集卡設計過程中,并基于Altera公司的EPM7192 CPLD芯片的編程經歷來論述VHDL電路的優化方法。

1.1 采用串行設計代替并行設計

串行設計是指把原來單個時鐘周期內完成的并行操作的邏輯功能分割出來,提取相同的功能單元,在時間上分時復用這些功能單元,在滿足系統速度要求的前提下,用多個時鐘周期來完成單個時鐘周期即可完成的功能。

根據項目的要求,超聲探傷數據采集卡要有5個模擬通道,每隔125 μs就會采集到330個點。如果等5個超聲通道采樣結束后再進行數據處理和傳輸,幾乎是不可能滿足該超聲探傷系統的實時性要求,而且數據量也遠遠超過ARM板上總線接口的傳輸速率2 MB/s。對于這么高的實時性要求,最好的解決辦法是在CPLD內部進行數據壓縮,即邊采集邊壓縮,以滿足系統使用的ARM板的總線速率要求。經過系統評估,每個超聲通道只需保留一個最大值即可滿足系統的性能要求。在這里,通過在三個8位數A,B,C中找出最大值的例子來說明串行設計方法的優勢,代碼如下所示。

程序一:

signal A:std_logic_vector(7 downto 0);

signal B:std_logic_vector(7 downto 0);

signal C:std_logic_vector ( 7 downto 0);

process(clk)

begin

if( clk′event and clk=′1′) then

else

null;

end if;

end process;

process(A,B,C)

variable max : std_logic_vector (7 downto 0);

begin

if(A > B) then

if (A < = C) then

max :=C;

else

max :=A;

end if;

else

if(B < = C)then

max:=C;

else

max:=B;

end if;

end process;

程序二:

signal max : std_logic_vector(7 downto 0);

process(clk)

variable temp: std_logic_vector(7 downto 0);

begin

if( clk′event and clk=′1′ ) then

temp:=AD_RESULT;

if(temp >= max)then

max

else

null;

end if;

else

null;

end if;

end process;

程序一是用并行方法設計,而程序二是采用串行方法設計。從表1的實驗數據可見,采用串行方法以后,電路的優化效果比較明顯。優化前,程序一需要消耗38個宏單元(Micro Cell),一個時鐘周期即可完成找最大值操作;優化后,實現相同的邏輯功能程序二僅需要12個宏單元,但需要3個時鐘周期才能完成一次運算,優化率達68.4%。值得注意的是,此方法是以速度換取資源的方法,只適用于對速度要求不高的系統。

表1 優化前后資源使用情況

程序名稱實驗平臺器件消耗宏單元個數 /個

程序一程序二

Quartus II 7.2EPM7192SQC160-1538

1.2 防止不必要鎖存器的產生

在VHDL設計中,使用語句不當也是導致電路復雜化的原因之一,這使得綜合后的電路當中存在很多不必要的鎖存器,降低電路的工作速度[8]。因此,在設計一個邏輯電路時,設計人員應該避免由于VHDL使用習慣的問題,無意識地在電路中添加不必要的鎖存器。由于IF或者CASE語句較容易引入鎖存器,所以當語句的判斷條件不能覆蓋所有可能的輸入值的時候,邏輯反饋就容易形成一個鎖存器。當然,隨著高級編譯軟件的出現,如Quartus Ⅱ 7.2,這樣的問題通過編譯軟件已經得到很好的解決。對一個設計人員而言,有意識地防止不必要鎖存器的產生可以加快編譯速度。

在超聲探傷數據采集卡VHDL程序設計當中,涉及10 MHz系統時鐘clk的同步D觸發器的設計,即每當clk時鐘信號的上升沿到來時,將輸入信號in的值賦給輸出信號out,代碼如下所示。

程序三:

process ( clk )

begin

if ( clk′event and clk=′1′ ) then

out

end if;

end process;

程序四:

process(clk)

begin

if ( clk′event and clk=′1′ ) then

out

else

null;

end if;

end process;

通過對比,程序四比程序三只多了一條空語句,但這樣做可有效防止綜合器生成不必要鎖存器,并提高電路的工作速度。

1.3 使用狀態機簡化電路描述

由于狀態機的結構模式簡單,有相對固定的設計模板,特別是VHDL支持定義符號化枚舉類型狀態,這就為VHDL綜合器充分發揮其強大的優化功能提供了有利條件[9]。因此采用狀態機比較容易地設計出高性能的時序邏輯模塊,在超聲探傷數據采集卡的CPLD程序設計中,使用有限元狀態機(FSM)設計CY7C4225 1K×16 b FIFO芯片的讀寫控制模塊,并且達到很好的效果,邏輯轉換圖如圖1所示。實踐證明,實現相同的邏輯功能,使用狀態機設計能使設計的電路得到更好的優化。

圖1 寫FIFO邏輯轉換圖

1.4 資源共享

資源共享的思想是通過使用數據緩沖器或多路選擇器等方法來共享數據通道中占用資源較多的模塊[10],如算法單元。通過共享電路單元模塊可有效提高芯片內部資源的利用率,達到優化電路的目的。

1.5 利用E2PROM芯片節省片內資源

在用VHDL進行項目開發的過程中,經常需要存儲一些配置參數值。理論上講,每存儲一個字節的配置參數需要使用8個CPLD宏單元,因此在CPLD內部存儲這些參數并不是好的方案,除非使用的CPLD芯片已集成了E2PROM存儲單元。例如,在設計超聲探傷系統的數據采集卡的過程中,每個通道的采樣數都需要保存在CPLD里面。由于項目初期芯片選型不當,

選擇一款EPM7192S160-15,該款芯片內部只有192個宏單元,因此考慮把參數存儲在外擴的E2PROM芯片24WC02中。經實驗證明,在CPLD內部實現┮桓I2C控制器僅需要43個宏單元。由此可見,當初始化參數大于5個的時候,通過外擴E2PROM芯片來存儲配置參數是可行的,只需在CPLD/FPGA芯片內實現I2C控制器即可方便地讀寫E2PROM存儲芯片。

2 結語

使用VHDL進行CPLD/FPGA電路設計時,要根據實際項目的具體情況,合理地劃分項目功能,并用VHDL實現相應的功能模塊。用模塊來構建系統,可有效地優化模塊間的結構和減少系統的冗余度,并在模塊設計過程中始終貫徹以上的優化設計原則,借助于強大的綜合開發軟件進行優化,才能達到最優化電路的目的。

參考文獻

[1]趙桂青,于會山,穆健,等.VHDL編碼中面積優化探討[J].嵌入式軟件應用,2007,23(1):116-117.

[2]吳繼華,王誠.Altera FPGA/CPLD設計[M].北京:人民郵電出版社,2005.

[3]Steve Carison.VHDL Design(Representation & Synthesis)[M].New Jersey:Prentice Hall,2000.

[4]潘松.EDA技術實用教程[M].北京:科學出版社,2004.

[5]沈祖斌.基于FPGA/CPLD的數字系統設計優化[J].江漢大學學報,2006,34(1):47-49.

[6]Bhasker J.VHDL Primer[M].3rd Edition.NJ:Prentice Hall,1999.

[7]楊鮮艷,王珊珊,李萍,等.VHDL電路優化設計及方法[J].航船電子工程,2007,(2):112-114.

[8]鄔楊波,王曙光,胡建平.有限狀態機的VHDL設計及優化[J].信息技術,2004,28(1):75-78.

[9]Volnei A.Pedroni-Circuit Design with VHDL[M].MIT Press,2004.