vhdl語言范文第1篇
關(guān)鍵詞: VHDL數(shù)字電路設(shè)計流程
VHDL是超高速集成電路硬件描述語言(Very High Speed Integrated circuit Hardware Description Language)的英文縮寫。它的開發(fā)始于美國國防部1981年的超高速集成電路計劃,其目的是為了給出一種與工藝無關(guān)的、支持大規(guī)模系統(tǒng)設(shè)計的標準方法和手段。通過不斷的發(fā)展和完善,VHDL于1987年成為IEFE的一種標準語言。VHDL是一種面向設(shè)計的、多領(lǐng)域、多層次的IEEE標準硬件描述語言,是目前十分流行的硬件描述工具,并且被大多數(shù)EDA工具支持。
1.VHDL的特點
1.1功能強大。與其它的硬件描述語言相比,VHDL具有更強的描述能力和語言結(jié)構(gòu),可以用簡潔的源代碼描述復(fù)雜的邏輯控制。它具有多層次的設(shè)計描述功能,層層細化,最后直接生成電路級描述。
1.2系統(tǒng)硬件描述能力強。VHDL具有豐富的數(shù)據(jù)類型、豐富的仿真語句和庫函數(shù),它在任何大系統(tǒng)的設(shè)計早期就能查驗設(shè)計系統(tǒng)功能的可行性,隨時可對設(shè)計進行仿真模擬。
1.3設(shè)計與工藝無關(guān)。用VHDL進行硬件電路設(shè)計時,我們并不需要首先考慮選擇完成設(shè)計的器件。VHDL的硬件描述與具體的工藝和硬件結(jié)構(gòu)無關(guān),因此VHDL設(shè)計程序的硬件實現(xiàn)目標器件有廣闊的選擇范圍。
1.4設(shè)計方法靈活,易于修改。VHDL語言標準、規(guī)范,大多數(shù)EDA工具都支持VHDL。在硬件設(shè)計過程中,用VHDL語言編寫的源程序便于管理,VHDL易讀、結(jié)構(gòu)模塊化、方便修改、交流和保存。
1.5支持廣泛,移植能力強。VHDL是一個標準語言,在電子設(shè)計領(lǐng)域為眾多的EDA工具支持,因此移植能力好。
2.VHDL的基本結(jié)構(gòu)
完整的VHDL程序一般由庫、實體、結(jié)構(gòu)體三個最基本的部分構(gòu)成。
2.1庫(Library)。在庫內(nèi)存放了可被其他VHDL程序調(diào)用的數(shù)據(jù)定義、器件說明、程序包等資源,庫的種類很多,在安裝元件庫的目錄下有VHDL87或VHDL93文件夾,里面包括IEEE、Altera、IPM、STD四個庫。
2.2實體(Entity)。它僅定義設(shè)計模塊輸入/輸出信號,不涉及模塊內(nèi)部邏輯功能的實現(xiàn)。
2.3結(jié)構(gòu)體(Architectrue)。它描述設(shè)計模塊的邏輯功能,結(jié)構(gòu)體必須和實體相聯(lián)系,確定實體定義的輸入與輸出信號的邏輯關(guān)系,一個設(shè)計實體可以有多個結(jié)構(gòu)體。
3.VHDL的設(shè)計流程
在VHDL的設(shè)計過程中,我們采用自頂向下的方法,首先從系統(tǒng)設(shè)計入手,在頂層進行功能方框圖的劃分,其次對各模塊進行設(shè)計并仿真,再次綜合進行門級仿真,如果沒有錯誤即可下載,最后實現(xiàn)電路。用VHDL設(shè)計數(shù)字系統(tǒng)的流程如下:
輸入源程序編譯源程序仿真綜合門級仿真物理設(shè)計時序仿真
4.VHDL的應(yīng)用實例――24進制計數(shù)器
我們可以通過MAX+Plusll平臺的編譯、仿真,得到仿真波形圖(圖1),在仿真無誤的情況下,編程下載到器件芯片(圖2)。
24進制計數(shù)器VHDL程序描述如下:
通過以上實例,我們可以看到,VHDL語言具有良好的電路行為描述能力和系統(tǒng)描述能力,利用VHDL語言設(shè)計數(shù)字電路更為靈活方便,設(shè)計周期也大大減小。目前,國際上用VHDL進行系統(tǒng)邏輯設(shè)計成為流行方式,學(xué)會VHDL及其設(shè)計方法也是新的潮流。VHDL將成為數(shù)字系統(tǒng)設(shè)計領(lǐng)域中所有技術(shù)人員必須掌握的一種語言。
參考文獻:
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[2]江冰.電子技術(shù)基礎(chǔ)及應(yīng)用.北京機械工業(yè)出版社,2001.
vhdl語言范文第2篇
關(guān)鍵詞：VHDL硬件描述語言；電子技術(shù)設(shè)計；設(shè)計流程
VHDL硬件描述語言在數(shù)字電路與系統(tǒng)描述、模擬和設(shè)計中應(yīng)用比較普遍，屬于電子技術(shù)設(shè)計的核心[1]。尤其是隨著集成電路技術(shù)的進步，人們對電子技術(shù)設(shè)計效率和設(shè)計水平的要求不斷提升，因此選擇合理的硬件描述語言具有必要性，而VHDL硬件描述語言能夠有效降低電子技術(shù)設(shè)計難度，且具有通用性高、支持面廣的特征，并獲得了市場和電子電力公司的肯定與支持，可以有效促進電子技術(shù)設(shè)計想著自動化方向發(fā)展，縮短開發(fā)周期。
1 VHDL語言在電子設(shè)計中應(yīng)用的構(gòu)成
VHDL（Very-High-Speed Inte-grated Circuit Hardware Description Languagea）硬件描述語言，即超高速集成電路硬件描述語言，主要是應(yīng)用于數(shù)字電路系統(tǒng)性能描述和模擬的語言[2]。VHDL硬件描述語言是在1983年由美國國防部創(chuàng)建，并在后期的發(fā)展和應(yīng)用中，成為硬件描述語言的標準之一。隨著IEEE對VHDL硬件描述語言的修訂，VHDL硬件描述語言的內(nèi)容得到的進一步的擴展，主要是從更高的抽象層次和系統(tǒng)描述能力進行擴展。當前VHDL硬件描述語言已經(jīng)成為通用性硬件描述語言。
VHDL硬件描述語言的語法具有高度嚴格的特征，與Ada風(fēng)格比較相近，即一段完整的VHDL代碼包含實體語句、構(gòu)造體語句、配置說明語句等。其中實體語句主要是針對設(shè)計單元的外部接口信號進行描述，構(gòu)造體語句主要是針對設(shè)計單元內(nèi)部的結(jié)構(gòu)和行為進行描述。根據(jù)研究可知，利用構(gòu)造體語句進行設(shè)計單元內(nèi)部功能描述又可以分為三種方式，即行為級描述、寄存器傳輸級描述和結(jié)構(gòu)描述等。配置說明依據(jù)主要是針對選取不同元件構(gòu)成設(shè)計單元版本的描述。此外VHDL代碼還包含庫說明語句和包說明語句。其中庫是進行編譯實體、構(gòu)造體、包和配置數(shù)據(jù)的存放，而包則是用來存在共享數(shù)據(jù)類型、常量和子程序等。常見的庫類型主要分為IEEE庫、STD庫、ASIC矢量庫等[3]。
2 VHDL語言在電子設(shè)計中應(yīng)用主要特點
VHDL硬件描述語言主要是進行數(shù)字系統(tǒng)結(jié)構(gòu)、行為、功能和接口的描述，其與其他語言相比，具有很多明顯的優(yōu)勢和特點，主要表現(xiàn)在以下幾個方面。
2.1 VHDL硬件描述語言描述能力強
VHDL硬件描述語言具有電路描述能力強和建模能力強等優(yōu)勢，主要表現(xiàn)在其能夠從多個層次實現(xiàn)對數(shù)字系統(tǒng)的建模與描述，有效簡化硬件設(shè)計任務(wù)，降低硬件設(shè)計難度，繼而提高電子技術(shù)設(shè)計效率和設(shè)計可靠性。
2.2 VHDL硬件描述語言設(shè)計優(yōu)化能力
VHDL硬件描述語言應(yīng)用在電子技術(shù)設(shè)計中，能夠脫離具體硬件電路、設(shè)計平臺等特性，且其電路行為描述能力和系統(tǒng)描述能力優(yōu)良，且其生命力和應(yīng)用潛力非常強大，尤其是在語言易讀性方便、層次性方面和結(jié)構(gòu)化設(shè)計方面等。
2.3 VHDL硬件描述語言全新設(shè)計方法
VHDL硬件描述語言主要采用自上而下的設(shè)計方法，且包含庫，有效應(yīng)用在電子產(chǎn)品生命周期縮短的環(huán)境中，面對重新設(shè)計、融入全新技術(shù)和改變工藝等，均具有良好的適應(yīng)性。自上而下的設(shè)計方法，可以將較大的系統(tǒng)分解成若干個模塊，在分工合作時更加簡單方便。此外設(shè)計人員在利用VHDL硬件描述語言進行電子技術(shù)設(shè)計時，可以單純進行功能的設(shè)計，對于其他不會影響功能的因素，且無需耗費太多的精力[4]。
3 VHDL語言在電子設(shè)計中的應(yīng)用策略
在電子技術(shù)設(shè)計中，VHDL硬件描述語言屬于比較高層次的設(shè)計方法。技術(shù)人員在利用VHDL硬件描述語言進行電子技術(shù)設(shè)計時，首先要利用VHDL硬件描述語言進行電路系統(tǒng)的表達，并輸入至計算機。隨后利用HDL綜合器對設(shè)計進行綜合，將軟件設(shè)計的HDL描述與硬件結(jié)構(gòu)掛鉤，實現(xiàn)軟件轉(zhuǎn)化為硬件電路。綜合的作用主要是將VHDL硬件描述語言轉(zhuǎn)換為低級語言，確保實現(xiàn)與FPGA/CPLD的基本結(jié)構(gòu)相應(yīng)的網(wǎng)表文件[5]。再利用適配器將綜合器產(chǎn)生的網(wǎng)標文件配置目標器件中，產(chǎn)生下載文件。適配器又稱之為結(jié)構(gòu)綜合器，主要是將網(wǎng)標文件針對的目標器件進行邏輯映射操作，如邏輯分割、優(yōu)化等。而且由于電子技術(shù)設(shè)計的模擬仿真主要是在高層上實現(xiàn)，能夠進一步提高錯誤發(fā)生效率，提升電子技術(shù)設(shè)計效率。
仿真主要是利用計算機對設(shè)計進行模擬，包含時序仿真、功能仿真。其中時序仿真中，文件包含器件硬件特性參數(shù)，即基于真實器件的特性進行仿真，仿真精度高。功能仿真主要是針對邏輯功能進行模式，不涉及具體器件的硬件特性。仿真后，將適配后生成的下載文件或配置文件，利用編程器進行下載，以實現(xiàn)硬件調(diào)試和驗證。最后需要對硬件系統(tǒng)進行測試，確保設(shè)計項目在目標系統(tǒng)上的工作情況滿足要求，針對存在錯誤的地方需要及時進行改進。
4 結(jié)束語
綜上所述，將VHDL硬件描述語言應(yīng)用與電子技術(shù)設(shè)計中，能夠?qū)崿F(xiàn)從多個層次進行數(shù)字系統(tǒng)的設(shè)計，有效降低設(shè)計難度，縮短設(shè)計周期，提高設(shè)計效率。如今VHDL硬件描述語言在電子技術(shù)設(shè)計應(yīng)用中主要表現(xiàn)為自上而下應(yīng)用方向，體現(xiàn)出邏輯綜合和優(yōu)化的重要性。
參考文獻
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vhdl語言范文第3篇
關(guān)鍵詞：VHDL；教學(xué)；關(guān)鍵問題分析
The discussion of several key problems in VHDL language teaching
Zhao Hang1， Zhang Wenting2
1.Sanjiang university， Nanjing ， 210012， China
2.Nanjing panneng technology development co.， Nanjing ， 210061， China
Abstract： This paper attempt to discuss several key problems in VHDL language teaching. On this basis， the author comes up with the importance of problems， which include the features of hardware description language， the description style distinction of the combinational circuit and sequential circuit， use in signal and variable. The author has carried on the detailed analysis to these problems by way of examples， so as to achieve an effect of visual and easily understand. Seeing from the several rounds of teaching effect， the proposed approach has a certain guidance meaning in VHDL language and VHDL language programming.
Key words： VHDL； teaching； key problem analysis
VHDL（Very high speed intergated circuit Hardware Description Language）是指超高速集成電路硬件描述語言。它用軟件編程的方式來描述電子系統(tǒng)的邏輯功能、電路結(jié)構(gòu)和連接形式，與傳統(tǒng)的門級方式相比，它更適合大規(guī)模系統(tǒng)的設(shè)計。因此很多高校的信息技術(shù)、計算機技術(shù)等專業(yè)都開出了VHDL設(shè)計課程[1]。筆者在教學(xué)過程中發(fā)現(xiàn)學(xué)生學(xué)習(xí)VHDL語言時會受到已經(jīng)學(xué)習(xí)過的其他軟件語言的影響，對VHDL語言作為硬件語言的一些特性和語法問題理解不夠，往往會影響到對VHDL語言的靈活合理運用。本文結(jié)合多輪課程教學(xué)實踐，針對學(xué)生最難掌握的幾個問題做了深入探討。
1 對VHDL作為硬件描述語言的特征的理解
學(xué)好VHDL的關(guān)鍵是充分理解VHDL語句和硬件電路的關(guān)系。 編寫VHDL，就是在描述一個電路，我們寫完一段程序后，應(yīng)當對生成的電路有一些大體上的了解， 而不能用純軟件的設(shè)計思路來編寫硬件描述語言[2]。
下面以四選一數(shù)據(jù)選擇器的設(shè)計為例來加以說明。四選一數(shù)據(jù)選擇器是一種常用的組合邏輯電路，用VHDL語言設(shè)計比較簡單，可以用when_else語句實現(xiàn)，也可以用with_select語句實現(xiàn)，兩者仿真結(jié)果相同，但綜合的結(jié)果不同。具體情況如下：
【程序1】
library ieee；
use ieee.std_logic_1164.all；
entity mux41a is
port（a，b，c，d： in std_logic；
s： in std_logic_vector（1 downto 0）；
y： out std_logic）；
end；
architecture one of mux41a is
begin
y
b when （s = “01”） else
c when （s = “10”） else
d ；
end；
使用Quartus II軟件對程序1進行編譯仿真，仿真結(jié)果如圖1所示。
將程序1中的when_else語句實現(xiàn)改成with_select語句實現(xiàn)，修改后的部分程序如下：
【程序2】
with s select
y
b when“01”，
c when“10”，
d when others；
同樣使用Quartus II軟件對程序2進行編譯仿真，仿真結(jié)果與圖1完全相同。說明程序1和程序2都能完成四選一數(shù)據(jù)選擇器的功能，仿真結(jié)果一致。
但是如果對程序1和程序2進行綜合，得出它們對應(yīng)的RTL電路，分別如圖2和圖3所示。從圖2和圖3的比較看，電路差別比較大。根據(jù)四選一數(shù)據(jù)選擇器的功能，應(yīng)該是圖3的電路更合適。
綜合來看，雖然when_else語句和with_select_when語句都能實現(xiàn)四選一數(shù)據(jù)選擇器功能，但是實現(xiàn)的硬件電路完全不同，這就告訴我們在設(shè)計某一功能的電路時要盡量使用合適的語句來表達，這樣才能得到最優(yōu)的結(jié)果，而不能僅僅滿足于功能實現(xiàn)。因為這是硬件電路的設(shè)計，要考慮最后實現(xiàn)的電路的合理性。
2 組合電路和時序電路的區(qū)別
組合電路和時序電路是數(shù)字電路系統(tǒng)的兩大種類，在設(shè)計中至少要用到它們中的一種或兩種都會用到，這就要求正確掌握它們各自的設(shè)計要領(lǐng)。在VHDL語言中，組合電路和時序電路是以完整條件語句和不完整條件語句來區(qū)別的，如果在組合電路設(shè)計中使用了不完整條件語句，會使設(shè)計結(jié)果出現(xiàn)意想不到的問題，影響設(shè)計的正確性，設(shè)計時要加以注意[3]。比如程序3是一個數(shù)值比較器的設(shè)計，數(shù)值比較器屬于組合電路，應(yīng)該使用完整條件語句來描述，但是程序中if語句判斷了a>b和a
【程序3】
library ieee；
use ieee.std_logic_1164.all；
entity comp is
port（a，b：in std_logic；
y：out std_logic）；
end；
architecture one of comp is
begin
process （a，b）
begin
if a>b then y
else if a
end if；
end process；
end；
【程序4】
if a>b then y
else y
end if；
圖5 程序4的RTL電路
3 信號和變量的區(qū)別
在VHDL中，數(shù)據(jù)對象（Data objects）有3類：信號（signal）、變量（variable）和常量（constant）。變量和常量與軟件語言中的變量和常量的含義相似，而信號則具有更多的硬件特征，是硬件描述語言所特有的數(shù)據(jù)對象。由于信號和變量在使用上有很多相似的地方，但又存在本質(zhì)的區(qū)別，學(xué)生比較容易混淆，在設(shè)計中常常不注意區(qū)分它們的區(qū)別，造成錯誤[4]。在變量和信號的使用過程中，有時可以互換，有時候又不能互換。兩者從形式上差別并不大，所以學(xué)生在沒弄清其本質(zhì)區(qū)別前往往按照例子生搬硬套，這樣做有時候系統(tǒng)也能正常運轉(zhuǎn)，但是在系統(tǒng)需要利用到變量和信號的根本特性時，錯誤地使用數(shù)據(jù)對象往往會導(dǎo)致系統(tǒng)的邏輯錯誤，使設(shè)計結(jié)果與預(yù)期有很大差距，而學(xué)生很難發(fā)現(xiàn)其中的錯誤。所以，如何使學(xué)生分清兩者，并正確的使用，成為影響VHDL語言教學(xué)的關(guān)鍵問題之一。
為了更好地區(qū)分信號和變量，需要通過一定數(shù)量的實例分析，通過對比，使學(xué)生對兩者之間的物理含義、使用范圍及值代入的區(qū)別有較明確的認識。下面給出用中間變量和信號表達四選一數(shù)據(jù)選擇器的VHDL源程序，從中可以看出信號、變量的定義和使用方法之間的不同以及它們對系統(tǒng)的影響。
【程序5】
library ieee；
use ieee.std_logic_1164.all；
entity mux41a is
port（i0，i1，i2，i3，a，b：in std_logic；
q：out std_logic）；
end；
architecture one of mux41a is
signal muxval： integer range 3 downto 0；
begin
process （i0，i1，i2，i3，a，b）
begin
muxval
if a='1' then muxval
if b='1' then muxval
case muxval is
when 0 => q
when 1 => q
when 2 => q
when 3 => q
when others => null；
end case；
end process；
end；
程序5的仿真結(jié)果如圖6所示。從圖6中可以看出，輸出信號q并沒有得到預(yù)想的波形，而是未知數(shù)據(jù)，這是因為muxval在程序中被定義為信號，而信號的含義是電路的實際硬件連接，因此對信號賦值存在延時[5]。故此在case語句中根據(jù)muxval值去選擇不同的信號進行輸出時，muxval的值還沒有產(chǎn)生，因此結(jié)果不對。為了產(chǎn)生正確的結(jié)果，對本程序，只需要把muxval的定義改為變量，其他地方做適當修改，則可得到如圖7所示的正確仿真結(jié)果。
4 結(jié)束語
在VHDL設(shè)計課程教學(xué)中，筆者特別注意上述幾個問題的講解和舉例說明，力求使學(xué)生對這些問題理解透徹，讓學(xué)生真正認識到運用VHDL語言進行電路設(shè)計，不僅要熟悉VHDL語言的基本語法和常用語句，還要對硬件描述語言的本質(zhì)有深刻的認識，對所設(shè)計的電路有深刻理解，在此基礎(chǔ)上才能更好地使用掌握這門硬件描述語言進行電路設(shè)計。
參考文獻
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vhdl語言范文第4篇
關(guān)鍵詞：EDA技術(shù)；VHDL語言；交通控制器；波形仿真
中圖分類號：TP311 文獻標識碼：A 文章編號：1009-3044（2014）10-2404-03
Abstract： This paper presents a traffic controller design based on VHDL language， using QuartusII as software development platform， the paper focuses on the design principle and design procedure of the traffic controller. On this basis， given the realization of system source code and simulation results based on VHDL hardware description language， the simulation results further validate the correctness of the traffic controller program， thus demonstrating strong structural and excellent features of VHDL language.
Key words： EDA technology；VHDL language；traffic controller；waveform simulation
EDA電子設(shè)計自動化技術(shù)已成為電子設(shè)計領(lǐng)域一種重要的電子系統(tǒng)設(shè)計手段，通過EDA技術(shù)能夠?qū)崿F(xiàn)利用軟件的方式來設(shè)計硬件系統(tǒng)。電子工程技術(shù)人員能夠在EDA軟件平臺上，根據(jù)硬件描述語言所編寫的文件完成程序的編輯、仿真、綜合、優(yōu)化、布局布線和下載，最終實現(xiàn)系統(tǒng)硬件功能的描述。與傳統(tǒng)的數(shù)字系統(tǒng)設(shè)計過程不同，其需要經(jīng)過設(shè)計輸入、仿真調(diào)試、制作樣機、樣機調(diào)試、完成，這5個步驟，將傳統(tǒng)的硬件調(diào)試過程移交給計算機，由計算機給出調(diào)試結(jié)果和錯誤類型，使得調(diào)試工作變得輕松。
VHDL語言為現(xiàn)今電子設(shè)計的主流硬件描述語言，誕生于1982年，并于1987年底被IEEE和美國國防部確認為標準的硬件描述語言。VHDL硬件描述語言，其語言結(jié)構(gòu)強大，能夠利用簡明的代碼描述復(fù)雜的控制邏輯設(shè)計，具有多層次的電路設(shè)計描述功能，既能夠描述系統(tǒng)級電路，也可以描述門級電路，此外能夠?qū)⑼粋€硬件電路的VHDL語言描述進行移植。
應(yīng)用VHDL語言設(shè)計數(shù)字系統(tǒng)，能夠減小硬件電路設(shè)計的工作量，縮短系統(tǒng)開發(fā)周期，提高工作效率，該文將介紹基于VHDL語言的交通控制器設(shè)計，在給出源代碼和仿真結(jié)果的基礎(chǔ)上進一步驗證EDA技術(shù)以及VHDL語言的優(yōu)勢。
1 系統(tǒng)功能與要求
高速公路與小路交叉口處車輛較多，極易出現(xiàn)交通事故，對于交叉路口的紅綠燈設(shè)計極為重要，此處要求，只有在小路發(fā)現(xiàn)汽車時，高速公路上的交通燈才能變?yōu)榧t燈，當小路上有汽車行進時，小路的交通燈保持為綠燈，但不能超過給定的延遲時間，當高速上的紅綠燈轉(zhuǎn)為綠燈后，即使小路上再有汽車出現(xiàn)，而此時公路上沒有汽車，也要保證高速上的綠燈持續(xù)一定的間隔。
2 系統(tǒng)設(shè)計與實現(xiàn)
2.1 系統(tǒng)設(shè)計
根據(jù)系統(tǒng)要求，需要在此公路和小路上各設(shè)了一個紅綠燈分別為：grgy，xrgy，來控制各自道路上通行車輛，同時在系統(tǒng)設(shè)計中作為輸出，在系統(tǒng)設(shè)置中設(shè)置了三個輸入端分別為：clk，che，rest且都為標準邏輯類型，其中clk作為兩燈需進行變化時的時鐘，在時鐘上升沿時控制相應(yīng)的計數(shù)信號進行計數(shù)，che作為使能信號當其為‘1’表明小路有車，rest作為復(fù)位輸入，當有特殊情況時或紅綠燈出現(xiàn)錯誤時rest置‘1’可使紅綠燈自動回到公路上綠燈，小路上紅燈的情況。
同時，根據(jù)需要可以用一狀態(tài)機來表示公路，小路上各紅綠燈的情況，其大體由四種狀態(tài)，我們在結(jié)構(gòu)體中定義一狀態(tài)機stx用其四種狀態(tài)st0，st1，st2，st3來分別表示：公路綠燈小路紅燈、公路黃燈小路紅燈、公路紅燈小路綠燈、公路紅燈小路黃燈四種狀態(tài)。并且在結(jié)構(gòu)體中定義狀態(tài)信號current_state作為表示表示當前狀態(tài)的信號，之后定義四個整數(shù)類型計數(shù)信號：clkg，clkx，clky1，clky2來分別為公路上綠燈持續(xù)時間，小路上綠燈持續(xù)時間，公路上黃燈持續(xù)時間，小路上黃燈持續(xù)時間計數(shù)。
2.2 系統(tǒng)實現(xiàn)
根據(jù)系統(tǒng)要求，按照上述設(shè)計方案，將系統(tǒng)的實現(xiàn)過程進行分析，具體是：
當時鐘在上升沿時如果che為‘1’且rest為‘0’（說明小路上有車且交通燈正常工作）時：如果current_state為st0即當前公路上為綠燈小路上為紅燈時，公路上的綠燈計數(shù)器clkg計數(shù)（此處設(shè)計綠燈持續(xù)時間應(yīng)為23秒，又因為計數(shù)是從0開始則此處要求計數(shù)終止點在22）當計數(shù)小于22時公路上綠燈計數(shù)信號一直計數(shù)，直到計數(shù)等于22時，狀態(tài)可以轉(zhuǎn)換到下一狀態(tài)及st1狀態(tài)。
如果current_state為st1即當前公路上為黃燈小路上為紅燈時，公路上黃燈計數(shù)信號clky1計數(shù)（此處設(shè)黃燈持續(xù)時間為5秒，即設(shè)終止點位4）當計數(shù)小于4時公路上黃燈計數(shù)信號一直計數(shù)，直到計數(shù)等于4時，狀態(tài)轉(zhuǎn)換到下一狀態(tài)st2。
如果current_state為st2時即當前公路上為紅燈小路上為綠燈時，小路上綠燈計數(shù)信號clkx計數(shù)（此處設(shè)計小路上綠燈持續(xù)時間為17秒，且計數(shù)終止時間為16）當計數(shù)小于16時小路上路燈計數(shù)信號計數(shù)，直到計數(shù)等于16時，狀態(tài)可以轉(zhuǎn)換到下一狀態(tài)st3。
如果current_state為st3時即當前公路上為紅燈小路上為黃燈時，小路黃燈計數(shù)信號clky2計數(shù)（同樣設(shè)黃燈持續(xù)時間為5秒，即設(shè)終止點位4）當計數(shù)小于4時小路上黃燈計數(shù)信號一直計數(shù)，直到計數(shù)等于4時，狀態(tài)返回到st0。
而對于任何其他情況例如小路上無車che為‘0’還有其他錯誤地方則設(shè)current_state都為st0狀態(tài)。
具體的交通控制器VHDL源代碼如下：
通過對仿真波形的結(jié)果，可以知道，圖 1顯示的為當小路上有車時公路綠燈小路紅燈狀態(tài)到公路黃燈小路紅燈狀態(tài)再到公路紅燈小路綠燈狀態(tài)的轉(zhuǎn)換過程。由圖可以看出在狀態(tài)轉(zhuǎn)換過程中，時間控制方面滿足要求，稍有一些延遲現(xiàn)象。且在接觸點時偶爾會有一絲毛刺。其原因一是在整個結(jié)構(gòu)體中存在兩個進程，在狀態(tài)機體應(yīng)用中，若使用多進程方式由于其自身特點容易發(fā)生延遲和多毛刺現(xiàn)象，而在此已將最初設(shè)計的三進程改為兩進程基本解決毛刺現(xiàn)象。圖 2則為將各燈每一時刻的具體數(shù)字電平加以顯示，可以具體觀察毛刺現(xiàn)象。由圖2可以看出在公路紅燈小路綠燈到公路紅燈小路黃燈等狀態(tài)轉(zhuǎn)換時的具體波形。圖 3為在最初階段che為‘0’即小路無車時公路小路交通燈的具體情況，此時公路綠燈小路紅燈，與設(shè)計符合。
4 結(jié)論
通過該系統(tǒng)的設(shè)計可以進一步領(lǐng)會VHDL 語言強大的行為描述能力和豐富的仿真語句及庫函數(shù)，VHDL語言的優(yōu)勢決定了它具有支持大規(guī)模設(shè)計的分析和已有設(shè)計的再利用功能。使用QuartusII軟件平臺進行編譯和仿真驗證，表明該交通控制器能夠符合預(yù)定設(shè)計目標。
參考文獻：
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vhdl語言范文第5篇
關(guān)鍵詞：VHDL；CPLDCPU
中圖分類號：TP312 文獻標識碼：B文章編號：1009-9166（2008）33（c）-0049-01
CPU因其在各大系統(tǒng)中處于核心位置而在硬件電路設(shè)計中備受關(guān)注，但因其結(jié)構(gòu)復(fù)雜，所涉專業(yè)背景多而不被一般人掌握。CPU設(shè)計極具代表性，雖發(fā)展日新月異，但就其基本原理而言大同小異。VHDL語言是符合IEEE標準的當今世界最為流行的硬件描述語言。下文通過對CPU結(jié)構(gòu)模型的簡化，依托綜合實驗平臺，所描述的簡易4位CPU，能實現(xiàn)加、減、乘、移位等操作。
一、系統(tǒng)功能設(shè)計。精簡CPU結(jié)構(gòu)模型，運用Altera公司的MAX7000s系列芯片，依托綜合實驗板，運用狀態(tài)機實現(xiàn)了微機指令系統(tǒng)。其指令的分析和執(zhí)行過程與微機中的CPU相似，能完成簡單的算數(shù)運算和邏輯運算。
二、設(shè)計與實現(xiàn)。(一)、簡易4位CPU的基本結(jié)構(gòu)單元。1）程序計數(shù)器；2）輸入與MAR(Memory Access Register)；3）16×8RAM；4）指令寄存器；5）累加器(Accumulator)；6）二進制顯示(Binary Display)；7）B寄存器(B Register)；8）輸出寄存器(Output Register)；9）運算器(Calculater)
（二）、尋址方式介紹。本設(shè)計中的4位CPU指令共有8個且可分為兩種類型，如下表：
對狀態(tài)機的主要部分的描述和注釋：IF(clk'event AND clk='0')THEN--時鐘下降沿觸發(fā)
IF(run='1')THEN--如果CPU運行信號為
CASE pstate IS
WHEN s0=>nstate
f1:=true;--標志f1置true
IF(breg="00000000")THEN--如果B寄存器值為0
mar
END IF;
WHEN s1=>nstate
IF(breg="00000000")THEN--如果B寄存器值為0
IF(flag=true)THEN --標志為true
pc
flag:=false;--標志flag置false
END IF;--如果不滿足條件，是因為正執(zhí)行多次移位的指令
END IF;--只有移位完才能執(zhí)行下一條指令，所以程序計數(shù)器數(shù)值不變
（四）、簡易4位CPU功能仿真（加法）。以下是計算10+15+17-20=1C（十六進制加減計算）的VHDL源程序，這部分將寫入ROM中：ARCHITECTURE rtl OF ROM16x8_1 IS
BEGIN
dataout
"00011010" WHEN (address="0001" AND ce='0') ELSE
"00011011" WHEN (address="0010" AND ce='0') ELSE
"00101100" WHEN (address="0011" AND ce='0') ELSE
"11100000" WHEN (address="0100" AND ce='0') ELSE
"11110000" WHEN (address="0101" AND ce='0') ELSE
"00010000" WHEN (address="1001" AND ce='0') ELSE
"00010101" WHEN (address="1010" AND ce='0') ELSE
"00010111" WHEn (address="1011" AND ce='0') ELSE
"00100000" WHEN (address="1100" AND ce='0') ELSE
"00000000";
END ARCHITECTURE rtl;
10+15+17-20=1C（十六進制加減計算）仿真波形圖如下：
總結(jié)：采用自頂向下的設(shè)計方法，將復(fù)雜的CPU有效劃分位狀態(tài)機模型再進行設(shè)計和編程，并用QuartusII軟件進行了仿真，最終在MAX7000s綜合電路板上驗證通過，很好地模擬了CPU的工作過程。但此設(shè)計亦有不足之處：1.沒有直接實現(xiàn)除法；2.算數(shù)沒有優(yōu)先級。另外，綜合開發(fā)板上的MAX7000s系列性能過低也是制約設(shè)計復(fù)雜的數(shù)字電路障礙之一。
作者單位：北京郵電大學(xué)電信工程學(xué)院
作者簡介：吉祥（1986年-），男，漢族，上海長寧區(qū)人，北京郵電大學(xué) 電信工程學(xué)院2005級電子信息工程本科生。
參考文獻：
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vhdl語言范文第6篇
關(guān)鍵詞：VHDL；教學(xué)改革；項目化教學(xué)
作者簡介：周殿鳳（1978-），女，江蘇寶應(yīng)人，鹽城師范學(xué)院物理科學(xué)與電子技術(shù)學(xué)院，講師；康素成（1966-），男，江蘇濱海人，鹽城師范學(xué)院物理科學(xué)與電子技術(shù)學(xué)院，副教授。（江蘇 鹽城 224002）
基金項目：本文系鹽城師范學(xué)院高校發(fā)展研究項目（項目編號：13YCFZ006）的研究成果。
中圖分類號：G642 文獻標識碼：A 文章編號：1007-0079（2014）09-0111-02
VHDL語言及應(yīng)用是電子信息工程專業(yè)的一門重要的技術(shù)類應(yīng)用型課程，主要講解VHDL語言以及它的應(yīng)用。但在多年的教學(xué)實踐中，筆者發(fā)現(xiàn)要想讓學(xué)生在短時間內(nèi)接受大量的語法知識，學(xué)生很難充分理解與掌握，這樣在隨后的編程過程中非常容易犯錯，并感覺難以入手，更不用說形成良好的編程習(xí)慣和程序風(fēng)格。[1]大多數(shù)大學(xué)生畢業(yè)后或許精通C語言，可是由于各方面的原因，精通VHDL語言的少之又少，但是企業(yè)單位對此方面的人才的需求卻越來越多，筆者出于對VHDL語言的摯愛及多年教學(xué)經(jīng)驗，探索了該課程項目化教學(xué)的具體實施方法。
一、改變傳統(tǒng)教學(xué)方法
VHDL語言及應(yīng)用這門課程的終極目標是使學(xué)生掌握VHDL語言并能用之進行相關(guān)的電子設(shè)計。如果教師將大量的時間用于講解枯澀的語法、語句、復(fù)雜的算法，學(xué)生在學(xué)習(xí)時也不知它們有何用途，學(xué)、用脫節(jié)，只是為學(xué)而學(xué)，不能激發(fā)學(xué)生學(xué)習(xí)和應(yīng)用知識的興趣和積極性，效果很差，[2]因此教師不能按部就班地講解知識。教師可以通過多個實例講解語法，效果會好得多。這就要求老師上課全部現(xiàn)場編寫程序，并且故意犯一些學(xué)生經(jīng)常犯的錯誤，編程中的錯誤基本上都是語法和語句使用不當引起的，教師恰好可以利用這些錯誤來講解語法、語句。這門課程的硬件基礎(chǔ)是FPGA和CPLD芯片，CPLD/FPGA內(nèi)部沒有CPU，只需要用1課時簡單講解即可，并不需要詳細分析。因為對于設(shè)計者而言只要會用這些芯片即可，而且CPLD/FPGA芯片本身就像一張白紙，只要學(xué)生的單片機和硬件描述語言足夠好，學(xué)生就可以任意發(fā)揮，所以本課程的關(guān)鍵還是掌握VHDL語言本身。
二、理論教學(xué)環(huán)節(jié)的項目化實施
1.通過最簡單的例子引導(dǎo)學(xué)生入門
以二極管閃爍為例，分成幾個層次，一步一步引導(dǎo)學(xué)生入門。
先問學(xué)生：如何讓一個二極管亮？學(xué)生學(xué)過數(shù)字電路，知道當二極管的陽極為高電平且陰極為低電平時二極管亮。然后講解在VHDL語言里是如何實現(xiàn)的，接著現(xiàn)場編寫程序，最后下載到開發(fā)板上并且演示。
接著問：如何讓二極管閃爍呢？當陰極接地且陽極的高、低電平等間隔出現(xiàn)時二極管閃爍，在VHDL里如何實現(xiàn)呢？在剛才程序里稍作修改即可，同樣要演示給學(xué)生看，并可順勢講一點這個程序里出現(xiàn)的語法和學(xué)習(xí)VHDL語言的一些注意事項，如工程名、頂層文件名和實體名要一致，命名時字母的大小寫沒有區(qū)別等。做到在不知不覺中自然而然地講解語法知識，學(xué)生記得也牢固。[2]
為了讓學(xué)生語法學(xué)得更扎實，所有程序教師都隨堂編寫，一邊編程序一邊講解語法語句，還可以插入算法的講解。經(jīng)過實踐，筆者發(fā)現(xiàn)現(xiàn)場編程的講解方法可以讓學(xué)生較好地記住一些難以理解的語法、詞法和算法。
2.設(shè)計巧妙的項目引導(dǎo)學(xué)生深入學(xué)習(xí)
在開展項目化教學(xué)時，項目的設(shè)計非常關(guān)鍵，設(shè)計的好壞直接影響教學(xué)效果。項目設(shè)計應(yīng)遵循如下原則：一是圍繞課程的重點展開，項目內(nèi)容應(yīng)覆蓋基本的教學(xué)知識點。二是為了調(diào)動學(xué)生的積極性，應(yīng)盡量選擇學(xué)生感興趣的項目。三是難度適中，項目過于簡單，學(xué)生會很快完成，達不到思考的效果；太難，支撐的理論知識就會過多，教學(xué)組織比較困難，不能達到預(yù)期的教學(xué)效果。VHDL語言及應(yīng)用共48課時，其中12節(jié)為實驗課，理論學(xué)時只有36課時，需要用4課時按照傳統(tǒng)的教學(xué)方式講解一些在項目中不好講解的知識，如CPLD/FPGA的硬件知識、VHDL語言的部分語法等，故選擇9個小項目講解各種知識。
在9個項目講解的過程中，還要教會學(xué)生如何閱讀英文datasheets。在進行真正的項目設(shè)計時，必定要用到不少陌生的芯片，要想會用這些芯片，必須看它們的datasheets。datasheets總是長達幾十頁，學(xué)生不容易看懂，需要教師引導(dǎo)他們?nèi)绾巫プ∑渲械闹攸c，快速準確閱讀。
在項目的講解和設(shè)計后期，教師作為領(lǐng)隊將學(xué)生分成小組學(xué)習(xí)，分組合作的學(xué)習(xí)方法激發(fā)了學(xué)生學(xué)習(xí)的動力，增強了各成員的責任感?；ハ嘀g積極配合、互動，培養(yǎng)學(xué)生多角度、多渠道獲得信息，有利于促進學(xué)生發(fā)展，完善自我，也將學(xué)生評價變成了主動參與、自我反思、自我教育的過程。[3]
三、實踐教學(xué)環(huán)節(jié)的項目化改革
1.布置型教學(xué)改為開放式教學(xué)
傳統(tǒng)的實驗教學(xué)是教師講解實驗原理，然后演示一下實驗，學(xué)生只需按實驗講義中的步驟進行，“依葫蘆畫瓢”，通過反復(fù)訓(xùn)練讓學(xué)生形成一定的基本技能。這種實驗教學(xué)模式，學(xué)生動手機會少，不能自主學(xué)習(xí)，不利于個性發(fā)展，阻礙了學(xué)生的學(xué)習(xí)積極性、主動性、創(chuàng)造性以及現(xiàn)代科學(xué)思維方式的形成。[4]學(xué)生進入實驗室后，教師可以提供大量實驗，讓學(xué)生根據(jù)各自興趣選擇想做的實驗。也可以由學(xué)生根據(jù)教學(xué)要求自己擬定實驗內(nèi)容，教師加以適當指導(dǎo)，減少實驗的盲目性，使學(xué)生真正參與到實驗中來，提高實驗教學(xué)效果，培養(yǎng)學(xué)生的動手能力和創(chuàng)新思維能力。
學(xué)生的實驗成績采取過程記錄法，教師為每一位學(xué)生準備一張記錄卡，實時記錄學(xué)生的實驗情況。
2.統(tǒng)一實驗變?yōu)閷哟位瘜嶒?span style="display:none">wme萬博士范文網(wǎng)-您身邊的范文參考網(wǎng)站Vanbs.com
另外傳統(tǒng)的實驗教學(xué)中，所有學(xué)生做的實驗是一樣的。實際上學(xué)生到了大三，基礎(chǔ)已各不相同，可以根據(jù)學(xué)生的基礎(chǔ)采取層次化實驗教學(xué)。教師可以根據(jù)學(xué)生的具體情況將一個班分為4組，假設(shè)1組的學(xué)生基礎(chǔ)最好，2組次之，4組最差；每組的學(xué)生人數(shù)可以不一樣多，該課程成績想得優(yōu)秀的學(xué)生必須選擇1組或2組。針對4組學(xué)生要求教師準備4套實驗內(nèi)容供學(xué)生選擇，每組的要求不一樣，具體安排如表2所示。因為鹽城師范學(xué)院要求一次實驗為25人左右（半個班級），所以教師需要同時指導(dǎo)2組學(xué)生，實際操作時可以1組和4組一起做實驗，2組和3組一起做實驗。如果教師愿意加班，第一次實驗可以只輔導(dǎo)一組學(xué)生，第二次及以后就可以2個組同時做實驗，交叉輔導(dǎo)了。
對于基礎(chǔ)較差的第4組同學(xué)，實驗難度不宜太大，要留給學(xué)生一定的思考空間。同樣是設(shè)計性實驗，不同組別的具體內(nèi)容也可以不同，1組難度加大，而4組則簡單一些。如此訓(xùn)練下來，學(xué)生各有所得，不管基礎(chǔ)好壞，總能學(xué)到一定的知識，甚至有助于基礎(chǔ)差的學(xué)生學(xué)到更多的知識。
四、考核方式改革
項目化教學(xué)需要改變傳統(tǒng)教學(xué)中一張試卷定成績的考核辦法，[5]學(xué)生成績主要由項目的設(shè)計決定，要注意到學(xué)生的設(shè)計思路。理論知識學(xué)完后教師可以選擇幾個綜合性項目，學(xué)生從中任選一個進行設(shè)計，這樣可以培養(yǎng)學(xué)生發(fā)現(xiàn)問題和解決問題的能力，也可提高其設(shè)計能力。
五、小結(jié)
本文根據(jù)VHDL語言及應(yīng)用的特點，探索了適于它的項目化教學(xué)。通過項目化教學(xué)，廢除注入式教學(xué)方法，建立以學(xué)生為本，教師啟發(fā)引導(dǎo)的教學(xué)方法。通過一個個項目和層次化實驗，學(xué)生不僅可以熟悉VHDL語言的基本語法和常用語句，還對硬件描述語言的本質(zhì)有了深刻的認識，對所設(shè)計的電路有深刻理解，在此基礎(chǔ)上才能更好地使用VHDL語言進行電路設(shè)計。通過多個項目的訓(xùn)練，學(xué)生的設(shè)計能力、創(chuàng)造能力和團隊合作能力都可以得到很大提高，因此說項目化教學(xué)是應(yīng)用性強的課程的首選教學(xué)方法。
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vhdl語言范文第7篇
【關(guān)鍵詞】數(shù)字電路;傳統(tǒng)方式;VHDL
1.引言
隨著計算機以及大規(guī)模集成電路應(yīng)用的普及，電子行業(yè)正在迅速的發(fā)展。目前采用小中規(guī)模的數(shù)字電路邏輯設(shè)計已經(jīng)不能滿足數(shù)字電子技術(shù)發(fā)展的需要。例如傳統(tǒng)的TTL電路或者COMS電路設(shè)計任務(wù)繁瑣，設(shè)計效率低，所以迫切的需要我們做出調(diào)整，適應(yīng)社會對數(shù)字電子技術(shù)發(fā)展的要求。伴隨著集成電子工藝的發(fā)展，新型的邏輯器件也應(yīng)運而生，到目前為止，市場上的邏輯器件大致可分為三類：第一是標準的邏輯芯片如COMS/TTL等系列芯片;第二是微型計算機芯片和各種微處理器;第三種就是應(yīng)用規(guī)格芯片ASIC，其中ASIC芯片中就有我們接下來介紹的可編程邏輯器件（PLD）[1]。而使用可編程邏輯芯片就必須要求我們掌握編寫VHDL語言的技術(shù)。這種設(shè)計數(shù)字電路實驗的方法大大克服了傳統(tǒng)數(shù)字電路設(shè)計出現(xiàn)的缺點，更加適應(yīng)現(xiàn)在社會的發(fā)展。
2.傳統(tǒng)數(shù)字電路設(shè)計優(yōu)缺點
傳統(tǒng)的數(shù)字電路設(shè)計過程大致經(jīng)過以下幾個步驟：一是分析問題畫出狀態(tài)轉(zhuǎn)換圖以及狀態(tài)轉(zhuǎn)換表，二是進行狀態(tài)化簡，三是狀態(tài)編碼，四是寫出輸入方程、驅(qū)動方程以及輸出方程，五是畫出邏輯電路圖，經(jīng)過這一系列步驟之后，還要在電路板上焊接電路，或者在面包板上拼接電路。傳統(tǒng)的設(shè)計方法是數(shù)字電路設(shè)計的基礎(chǔ)，它的優(yōu)點是能夠反映了數(shù)字電路的基本工作原理，系統(tǒng)內(nèi)部構(gòu)成的各個細節(jié)也能夠很直觀的反映出來，各部分之間的聯(lián)系顯而易見。因此，通過對設(shè)計的原理圖的觀察我們可以驗證系統(tǒng)的合理性，同時也奠定了數(shù)字電路設(shè)計的基礎(chǔ)。它的缺點是設(shè)計步驟復(fù)雜，在整個過程中需要用到大量的芯片和連線。而且傳統(tǒng)的方法出錯率高而且不易修復(fù)，在焊接電路板的時候如果不注意就會導(dǎo)致接觸不良或者出現(xiàn)某個芯片損壞的情況，這就導(dǎo)致整個電路板都不起作用。
3.PLD器件芯片的出現(xiàn)
PLD又稱可編程邏輯器件，PLD芯片上的金屬引線和電路都是廠家做好的，但是器件的邏輯功能在出廠時是沒有確定的，用戶可以根據(jù)自己的需要合理的編程設(shè)計確定想要的功能。而編程用到的語言就是我們接下來要介紹的VHDL語言。目前PLD器件芯片具有微處理器靈活等優(yōu)點，芯片的引腳也從一開始的20多個引腳發(fā)展到現(xiàn)在的200引腳[2]?？删幊踢壿嬈骷某霈F(xiàn)從很大程度上使得數(shù)字電路設(shè)計發(fā)生了根本性變革。采用PLD設(shè)計電路不再是對電路板設(shè)計，而是對芯片設(shè)計，使之實現(xiàn)我們預(yù)想的功能。一般的PLD的集成度很高，可以滿足一般的數(shù)字系統(tǒng)的需要。設(shè)計人員只需要自己編程到一塊PLD上，而不用去供應(yīng)商那兒買特定功能的芯片。我們可以對芯片內(nèi)部的邏輯和外部的引腳進行設(shè)計。這樣就克服了傳統(tǒng)方式中對電路板進行焊接所花費的大量時間，克服了工作量大，難以調(diào)試等缺點，用戶只需要編寫適當合理的程序就可以實現(xiàn)預(yù)想的功能。如此大大簡化了設(shè)計步驟，更加適應(yīng)社會發(fā)展的需要。
4.VHDL簡介
VHDL語言是一種應(yīng)用于描述數(shù)字系統(tǒng)的功能、結(jié)構(gòu)和接口的語言。VHDL含有許多具有硬件特征的語句而且語言的描述也更類似于一般計算機的高級語言。在編程上簡單可行性高。VHDL的程序結(jié)構(gòu)特點是將一項工程設(shè)計，或稱設(shè)計實體。分成外部和內(nèi)部，在對一個設(shè)計實體定義了外部界面后，當其內(nèi)部開發(fā)完成后，其他的設(shè)計也能夠直接調(diào)用這個實體。VHDL系統(tǒng)設(shè)計的基本點是將設(shè)計實體分成內(nèi)外部分。VHDL語言之所以能夠成為標準化的硬件描述語言并且獲得廣泛應(yīng)用，正是因為它本身具有其他硬件描述語言不具有的優(yōu)點。歸納起來，VHDL語言主要具有以下優(yōu)點：
（1）VHDL語言設(shè)計多樣：VHDL語言結(jié)構(gòu)很強大，而且設(shè)計方法多樣，既支持層次化設(shè)計也支持模塊化設(shè)計，既可以采用自頂向下設(shè)計方式，也可以采用自底向上的設(shè)計方法。
（2）VHDL語言的設(shè)計是針對于芯片而并非器件，傳統(tǒng)的硬件拼接的方法針對的是器件，但是VHDL語言是直接對芯片而言的，在設(shè)計電路時，用戶可以不必考慮所選用的器件。設(shè)計者也可以不必考慮系統(tǒng)硬件結(jié)構(gòu)，而進行獨立的設(shè)計。
（3）VHDL語言可移植性強，對于同一個硬件的VHDL語言來說，它可以從一個工作平臺移植到另一個工作平臺上。
（4）VHDL語言有非常豐富的庫函數(shù)和仿真語句，用戶可以隨時對系統(tǒng)進行仿真。
由此可見傳統(tǒng)方式與應(yīng)用VHDL的區(qū)別有以下幾點：第一，傳統(tǒng)的方法采用自上至下的設(shè)計方式，而應(yīng)用VHDL語言則采用自下至上的設(shè)計方法;第二，傳統(tǒng)方式采用的是通用的邏輯元器件，系統(tǒng)硬件的后期進行調(diào)試和仿真，而應(yīng)用VHDL語言采用的芯片則是PLD（可編程邏輯器件），系統(tǒng)的設(shè)計早期進行調(diào)試與仿真;第三，傳統(tǒng)的設(shè)計方式主要采用電路原理圖的方式設(shè)計，而本文提出的設(shè)計方式主要則以VHDL語言描述為主，從而降低了硬件設(shè)計電路的難度。
5.VHDL語言結(jié)構(gòu)及語言設(shè)計步驟
VHDL語言結(jié)構(gòu)由library（庫）定義區(qū)，entity（實體）定義區(qū)，architecture（構(gòu)造體）定義區(qū)package（包集合）configuration（配置）組成，其中l(wèi)ibrary，entity和architecture也是一個VHDL語言所必有的。
VHDL語言設(shè)計步驟大致可以分為以下三步：第一，分析系統(tǒng)結(jié)構(gòu)并劃分模塊;第二，輸入VHDL語言的代碼，編寫程序，并且將其編譯，在此過程中如果有錯誤要及時修正;第三，對編譯的后的VHDL文件進行仿真。
6.VHDL舉例
下面介紹一個簡單分頻器的例子：
Library ieee;
use ieee.std_logic_1164.all;
use ieee.std_logic_unsigned.all;
entity fenpin is
port（clk，clear：in std_logic;
q：out_std_logic）;
end fenpin;
architecture behave of fenpin is
signal m：interge range 0 to11
begin
p1：process（clear，clk）
begin
if clear =’0’then m<=’0’;
elsif “clk event and clk=’1’”then
if m=11 then m<=’0’;
else m<=m+1;
end if;
end if;
end process p1;
p2：process（m）
begin
if temp<6 then q<=’0’;
else q<=’1’;
end if;
end process p2;
end behave;
由例題可以看出，在設(shè)計分頻器是可以不用硬件搭連的方式，用VHDL語言進行編程更簡單易行。
7.小結(jié)
本文針對目前傳統(tǒng)數(shù)字電路設(shè)計中存在的若干弊端，提出用VHDL語言編寫適當合理程序來設(shè)計數(shù)字電路實驗的方法，避免了硬件電路中若干繁瑣的問題，使得系統(tǒng)簡單明了，可維護性強，芯片也可以反復(fù)使用。傳統(tǒng)的硬件設(shè)計方法已不能滿足現(xiàn)代電子工業(yè)的發(fā)展，在數(shù)字電路的應(yīng)用中，VHDL語言必將會被廣泛的使用。
參考文獻
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[2]盧毅，賴杰.VHDL與數(shù)字電路設(shè)計[M].北京：科學(xué)出版社，2002.
vhdl語言范文第8篇
關(guān)鍵詞:狀態(tài)機;Mealy型狀態(tài)機;VHDL語言
中圖分類號:TP391 文獻標識碼:A 文章編號:1007-9599 (2012) 13-0000-02
數(shù)字電路分為組合邏輯電路和時序邏輯電路。組合邏輯電路的輸出只與當前輸入有關(guān),時序邏輯電路的輸出不僅與當前輸入有關(guān),還與過去的輸入有關(guān)。狀態(tài)機是一種廣義的時序電路,它的輸出不僅與當前輸入信號有關(guān),還與當前的狀態(tài)有關(guān)。
一、狀態(tài)機有三個基本要素:狀態(tài)、輸入、輸出
狀態(tài)是狀態(tài)機中最根本的要素。狀態(tài)機的最基本特點就是寄存器中存儲的狀態(tài)按照一定的條件或規(guī)律進行轉(zhuǎn)移,并輸出特定信號。
輸入信號作為狀態(tài)機狀態(tài)轉(zhuǎn)移的條件,即狀態(tài)機根據(jù)輸入信號和當前狀態(tài)決定下一個轉(zhuǎn)移的狀態(tài)。
輸出信號一般由當前狀態(tài)和當前輸入信號決定,也可只由當前狀態(tài)決定。
二、狀態(tài)機的特點
(1)狀態(tài)機的結(jié)構(gòu)模式相對簡單,設(shè)計方案相對固定。
(2)狀態(tài)機的VHDL設(shè)計層次分明,結(jié)構(gòu)清晰,易讀易懂。
(3)就運行速度而言,狀態(tài)機的每一個狀態(tài)中可以完成許多并行的運算和控制操作。
(4)就可靠性而言,狀態(tài)機也具有明顯的優(yōu)勢。
三、狀態(tài)機的分類
狀態(tài)機可分為有限狀態(tài)機和無限狀態(tài)機,在這里只討論有限狀態(tài)機。按照輸出信號是否與輸入信號有關(guān),可將有限狀態(tài)機分為Moore型和Mealy型。Moore型狀態(tài)機的輸出只與當前狀態(tài)有關(guān),Mealy型狀態(tài)機的輸出不僅與當前狀態(tài)有關(guān),還與當前輸入有關(guān)。Moore型和Mealy型狀態(tài)機示意圖分別如圖一和圖二所示。
從輸出的時序上看,Mealy型狀態(tài)機的輸出是當前狀態(tài)和所有輸入信號的函數(shù),它的輸出是在輸入變化之后立即發(fā)生的,不依賴時鐘的同步。Moore型狀態(tài)機的輸出僅為當前狀態(tài)的函數(shù),狀態(tài)機的輸入發(fā)生變化還必須與狀態(tài)機的時鐘同步。由于Mealy型狀態(tài)機的輸出與時鐘不同步,因此很容易在輸出端產(chǎn)生毛刺,造成不可預(yù)料的結(jié)果。因此從穩(wěn)定性的角度講,Moore型狀態(tài)機比較好;但是從相應(yīng)時間角度講,Mealy型狀態(tài)機對輸入的響應(yīng)最多可比Moore型狀態(tài)機早一個時鐘周期.在工程實踐中,具體電路有具體的設(shè)計要求,根據(jù)實際情況選擇相應(yīng)的狀態(tài)機。
四、基于狀態(tài)機的8路彩燈設(shè)計
在我們的生活中,電子彩燈已成為我們裝點生活常用的電器,電子彩燈控制電路的設(shè)計要求也越來越高。要求我們設(shè)計的彩燈花燈品種更多,控制更加方便,靈活性高,可靠性高。采用傳統(tǒng)數(shù)字電路設(shè)計的彩燈控制器電路復(fù)雜,設(shè)計周期長,精度不高?；贔PGA的電子彩燈設(shè)計設(shè)計靈活,功能完善。
8路彩燈控制系統(tǒng)分為分頻模塊和花型循環(huán)控制模塊。
(1)分頻模塊:我們在這里選擇的時鐘脈沖信號是50MHz,由于時鐘脈沖的頻率太高,所以我們未分頻時看到的是8個LED燈全亮,而看不到LED燈閃爍的狀態(tài)。我們這時將50MHz分頻,達到人視覺能感覺的頻率,即可看到LED閃爍的效果。
分頻程序如下:
(2)花型循環(huán)控制模塊:花型循環(huán)控制模塊是系統(tǒng)的核心部分,它主控著8路彩燈的花型。循環(huán)彩燈控制模塊主要由狀態(tài)機設(shè)計,用狀態(tài)機設(shè)計靈活性強。
按設(shè)計的要求實現(xiàn)8種花型:00001111、10000000、01100011、01001111、11000000、11101111、11111111和10010011。用S0,S1,S2,S3,S4,S5,S6,S7來表示8種不同的狀態(tài)。狀態(tài)圖如下所示。
用狀態(tài)機設(shè)計語句type states來實現(xiàn),8路彩燈控制模塊程序如下:
五、設(shè)計拓展
8路彩燈設(shè)計系統(tǒng)在實際應(yīng)用中還可以靈活地修改。如果要改變循環(huán)燈的控制花型,可改變s0,s1,s2,s3,s4,s5,s6,s7中所設(shè)的數(shù)值;如果要改變循環(huán)燈的花型數(shù)量,可改變狀態(tài)機中s的數(shù)量,如12種花型,可改為s0—s11;還可以修改頻率來控制花型閃爍的速度。
六、小結(jié)
使用VHDL語言進行8路彩燈電路設(shè)計,思路簡單,功能明了,靈活性強。在控制電路中采用狀態(tài)機設(shè)計,電路控制靈活,功能便于實現(xiàn),思路簡潔便于修改。比起用常規(guī)的單片機設(shè)計8路彩燈電路更簡單實用。此系統(tǒng)可在分頻前在ISE軟件下的ISE simulator上進行仿真和驗證,并可加上適當?shù)募s束條件后,在Spatan3E的開發(fā)板驗證試驗結(jié)果。
參考文獻:
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vhdl語言范文第9篇
【關(guān)鍵詞】VHDL語言 電子設(shè)計 自動化應(yīng)用
中圖分類號：F407文獻標識碼： A
一、前言
近些年，隨著電子技術(shù)及計算機技術(shù)的不斷發(fā)展，使用原來的方法進行系統(tǒng)及芯片的設(shè)計已經(jīng)不能滿足要求了，需要具有更高效率的設(shè)計方法，運用VHDL語言進行電子設(shè)計就是在這種情況下開發(fā)的，而且被越來越廣泛地應(yīng)用到電子設(shè)計自動化中，顯著地提高了開發(fā)效率及產(chǎn)品的可靠性。
二、電子設(shè)計自動化和VHDL語言概述
1、電子設(shè)計自動化概述。電子設(shè)計自動化又稱為EDA技術(shù)，它是在上世紀70年代的集成電路技術(shù)茂盛發(fā)展下誕生的，與集成電路的復(fù)雜度是緊密相關(guān)的。在第一代電子設(shè)計自動化EDA中，其主要功能是進行圖形編輯交互及設(shè)計規(guī)則檢查，所要解決的問題是進行PCB布局布線或者晶體管級版圖的設(shè)計；第二代電子自動化設(shè)計EDA系統(tǒng)，主要包括邏輯圖的設(shè)計輸入、邏輯綜合、芯片布圖、模擬驗證及印刷電路的版布圖等，隨著集成電路尺寸越來越小、規(guī)模越來越大、速度及頻率越來越高、設(shè)計越來越復(fù)雜，HDL的設(shè)計方案應(yīng)運而生，隨后具有描述語言的VHDL被提出來了。
2、VHDL語言概述。VHDL語言是指超高速集成電路的硬件描述語言，它是一種很快的電路設(shè)計工具，其功能主要包括電路合成、電路描述及電路仿真等電路設(shè)計工作。VHDL語言是由抽象及具體硬件級別進行描述的工業(yè)標準語言，它已經(jīng)成為了一種通用硬件設(shè)計的交換媒介，很多工程軟件供應(yīng)商已經(jīng)把VHDL語言當做了EDA或CAD軟件的輸入/輸出標準，很多EDA廠商還提供了VHDL語言編譯器，同時在方針工工具、布圖工具及綜合工具中對VHDL語言提供了支持。
三、VHDL語言的特點
1、VHDL語言具有較強的描述功能，能夠?qū)χС窒到y(tǒng)的行為級、門級及寄存器傳輸級這三個層次進行設(shè)計，和其它硬件描述語言相比，VHDL語言的行為描述能力更強，這種較強的行為描述力能夠有效地避開具體器件結(jié)構(gòu)。對大規(guī)模的電子系統(tǒng)的邏輯行為進行描述與設(shè)計，VHDL語言已經(jīng)成為高層次設(shè)計中的核心，也是它成為了電子設(shè)計系統(tǒng)領(lǐng)域最好的硬件語言描述。
2、VHDL語言能夠支持大規(guī)模的設(shè)計分解，及已有設(shè)計再利用，大規(guī)模的設(shè)計不可能有一個人獨立地完成，需要多個項目共同的組成，VHDL語言中的設(shè)計實體概念、設(shè)計庫概念、程序包概念為設(shè)計的分解及再利用提供了有力的支持。
3、VHDL語言具有較為豐富的模擬庫函數(shù)及仿真語句。這使它能夠在任何設(shè)計系統(tǒng)中，很早地就能對設(shè)計系統(tǒng)功能中的可行性進行查驗，并隨時可以對設(shè)計進行模擬仿真，將設(shè)計中的邏輯錯誤消除在組裝前，由于大規(guī)模集成電路及應(yīng)用多層的印刷技術(shù)器件組裝完畢之后。很難進行修改，這就使得邏輯模擬變得不可缺少，運用邏輯模擬還能夠減少成本縮短調(diào)試及設(shè)計周期。對于中小規(guī)模的集成電路，僅運用模擬就能夠獲得成功數(shù)字系統(tǒng)設(shè)計；而大規(guī)模集成電路，則需要運用邏輯模擬進行邏輯網(wǎng)絡(luò)設(shè)計的檢查與分析。邏輯模擬系統(tǒng)對于集成電路來說，是不可缺少的重要手段。
4、VHDL語言本身生命周期就較長，在VHDL語言設(shè)計中，并不包含和工藝相關(guān)的信息，其設(shè)計和最終工藝實現(xiàn)是無關(guān)的，能夠使設(shè)計通過門級仿真之后，在用合適的工具映射到不同的工藝當中，當工藝進行更新時，就不需要進行原設(shè)計的修改了，僅改變映射工具就可以了，對于已經(jīng)完成的設(shè)計，尤其是和工藝技術(shù)相關(guān)的參數(shù)可以運用VHDL語言所提供的類屬進行描述，或者進行子程序功能的調(diào)用，可以在源程序不改變的情況下，僅修改類屬的函數(shù)及參量就可以了，這樣就可以改變電子設(shè)計的規(guī)模及結(jié)構(gòu)了。當然在VHDL語言也有些不足之處，像沒有WAIT語句、不能處理動態(tài)結(jié)構(gòu)、不能等待時序等，但它整體還是有很多優(yōu)點的，并為硬件設(shè)計帶來了很大地方便，被很多用戶所接受，也得到了很多廠商的有力支持。
四、電子設(shè)計自動化應(yīng)用VHDL語言的開發(fā)流程
VHDL語言的開發(fā)流程主要為文本編輯、功能仿真、邏輯綜合、布局布線、時序仿真及編程下載。其中文本編輯器能夠進行VHDL語言環(huán)境的編輯，其文件保存為，功能仿真是指將文件調(diào)入VHDL的仿真軟件中，并進行功能的仿真，對其邏輯功能進行檢查以驗證是否正確，也稱為前仿真，對于那些相對簡單的電子設(shè)計可以忽略這一步，在布線完成之后直接進行時序仿真：邏輯綜合是指將文件進行邏輯綜合并在設(shè)定的約束條件下進行綜合。就是把語言綜合成布爾表達式及信號連接關(guān)系，綜合之后會生成，電子設(shè)計自動化的工業(yè)標準文件：布局布線則是將文件調(diào)到PLD廠家所提供的軟件之中進行布局布線，這樣就可以把已設(shè)計好的邏輯安放到PLD 內(nèi)了；時序仿真是指利用布局布線時所獲得的精確參數(shù)進行后仿真的驗證：編程下載所指當確認方針沒有錯誤后，就將文件儲存到目標芯片中。
五、VHDL語言在電子設(shè)計自動化應(yīng)用中的作用
VHDL語言在電子設(shè)計自動化中的應(yīng)用，能夠有效地打破傳統(tǒng)硬件電路的設(shè)計界限，借助硬件的描述語言設(shè)計出與相關(guān)要求相符合的硬件系統(tǒng)，運用VHDL語言對電子設(shè)計自動化的應(yīng)用，與C語言的語法類型是相似的，具有很好的可讀性，掌握起來也較為簡單，運用VHDL語言進行硬件電路的設(shè)計打破了原有地先畫出電路的原理圖，再進行元器件及實際電路定式的搭建，可以靈活地御用VHDL語言描述的硬件電路功能進行信號的連接和定時關(guān)系，在總體行為的設(shè)計一直到最終邏輯形成網(wǎng)絡(luò)表的文件，對于每一步都要進行仿真的檢查，在仿真結(jié)果分析中，能夠發(fā)現(xiàn)電子自動化系統(tǒng)的設(shè)計中所存存在的問題，這樣更有利于電子設(shè)計自動化應(yīng)用的完整，并且其設(shè)計效率更高，時間周期更短，VHDL語言已經(jīng)被廣泛地應(yīng)用在電子設(shè)計自動化中了。
六、VHDL 語言在電子設(shè)計自動化應(yīng)用中所要注意的問題
1、文件名和實體名要相同，其后綴均為.Vhd，程序的存儲路徑不能有漢字出現(xiàn)，變量要放在結(jié)構(gòu)體之中，變量并不是全局量，僅能在進程語句及子程序中進行使用。
2、關(guān)于順序語句和并行語句問題，要把并行語句直接放人結(jié)構(gòu)體里就可以了，而順序語句就要放在process里了，雖然process自身是并行語句，但它的內(nèi)部確是順序語句。
3、在條件語句中，條件的覆蓋是不完整的，綜合器會把多余的鎖存器引入進來，一定要對條件所覆蓋的范圍進行考慮，通常的處理方法是加上else語句進行條件補全，頂層的文件在進行存盤時，其文件名是不能和底層的文件名相同的。
七、結(jié)束語
隨著電子技術(shù)和計算機技術(shù)的不斷發(fā)展，電子產(chǎn)品也在迅速發(fā)展著，電子設(shè)計自動化技術(shù)改變了傳統(tǒng)的數(shù)字系統(tǒng)設(shè)計方法及實現(xiàn)手段，而VHDL國際標準語言與電子設(shè)計自動化技術(shù)工具的結(jié)合，能夠有效地降低設(shè)計的風(fēng)險，縮短設(shè)計的時間周期，提高設(shè)計效率，隨著VHDL語言在電子設(shè)計自動化的應(yīng)用越來越廣泛，并將會給硬件的設(shè)計領(lǐng)域帶來很大的變革。
參考文獻：
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vhdl語言范文第10篇
關(guān)鍵詞:VHDL;CPLD/FPGA;電路設(shè)計;優(yōu)化
中圖分類號:TP930 文獻標識碼:A
文章編號:1004-373X(2010)03-191-03
Optimized Design of Circuits in VHDL Based on CPLD/FPGA
DU Zhichuan,ZHENG Jianli
(School of Medical Instrument and Food Engineering,University of Shanghai for Science and Technology,Shanghai,200093,China)
Abstract:The optimized design of VHDL is for making full use of hardware resources provided by CPLD/FPGA,making the design suit for certain scale of CPLD/FPGA chip,increasing the system′s speed and reducing system′s costs.The advantages of VHDL language are analysed and the circuit design is optimized from the design idea,the use of statements,coding style.In this paper,serial design methods and the use of E2PROM to optimize the circuit design are proposed,these two methods are proved to be effective in reducing Macro Cell occupied by the program.
Keywords:VHDL;CPLD/FPGA;circuit design;optimization
0 引 言
VHDL(Very High Speed Integrated Circuit Hardware Description Language)是IEEE工業(yè)標準硬件描述語言,是隨著可編程邏輯器件(PLD)的發(fā)展而發(fā)展起來的[1]。它是一種面向設(shè)計、多層次的硬件描述語言,是集行為描述、RTL描述、門級描述功能為一體的語言,并已成為描述、驗證和設(shè)計數(shù)字系統(tǒng)中最重要的標準語言之一[2,3]。由于VHDL在語法和風(fēng)格上類似于高級編程語言,可讀性好,描述能力強,設(shè)計方法靈活,可移植性強,因此它已成為廣大EDA工程師的首選。目前,使用VHDL語言進行CPLD/FPGA設(shè)計開發(fā),Altera和Lattice已經(jīng)在開發(fā)軟件方面提供了基于本公司芯片的強大開發(fā)工具。但由于VHDL設(shè)計是行為級設(shè)計,所帶來的問題是設(shè)計者的設(shè)計思想與電路結(jié)構(gòu)相脫節(jié),而且其在設(shè)計思路和編程風(fēng)格等方面也存在差異,這些差異會對系統(tǒng)綜合后的電路整體性能產(chǎn)生重要的影響。
在VHDL語言電路優(yōu)化設(shè)計當中,優(yōu)化問題主要包括面積優(yōu)化和速度優(yōu)化[4]。面積優(yōu)化是指CPLD/FPGA的資源利用率優(yōu)化,即用盡可能少的片內(nèi)資源實現(xiàn)更多電路功能;速度優(yōu)化是指設(shè)計系統(tǒng)滿足一定的速度要求,即用更多的片內(nèi)資源換取更快的處理速度,常用于視頻信號采集系統(tǒng)和通信系統(tǒng)之中。面積優(yōu)化和速度優(yōu)化通常是一對矛盾,一般情況下,速度指標是首要的,在滿足速度要求的前提下,盡可能實現(xiàn)面積優(yōu)化[5]。因此,本文結(jié)合在設(shè)計超聲探傷數(shù)據(jù)采集卡過程中的CPLD編程經(jīng)驗,提出串行設(shè)計、防止不必要鎖存器的產(chǎn)生、使用狀態(tài)機簡化電路描述、資源共享[6],利用E2PROM芯片節(jié)省片內(nèi)資源等方法對VHDL電路進行優(yōu)化。
1 VHDL電路優(yōu)化設(shè)計的方法
優(yōu)化設(shè)計是可編成邏輯設(shè)計的精華所在,如何節(jié)省所占用的面積、如何提高設(shè)計的性能是可編成邏輯設(shè)計的核心,這兩點往往也成為一個設(shè)計甚至項目成敗的關(guān)鍵因素[7]。下面結(jié)合超聲探傷數(shù)據(jù)采集卡設(shè)計過程中,并基于Altera公司的EPM7192 CPLD芯片的編程經(jīng)歷來論述VHDL電路的優(yōu)化方法。
1.1 采用串行設(shè)計代替并行設(shè)計
串行設(shè)計是指把原來單個時鐘周期內(nèi)完成的并行操作的邏輯功能分割出來,提取相同的功能單元,在時間上分時復(fù)用這些功能單元,在滿足系統(tǒng)速度要求的前提下,用多個時鐘周期來完成單個時鐘周期即可完成的功能。
根據(jù)項目的要求,超聲探傷數(shù)據(jù)采集卡要有5個模擬通道,每隔125 μs就會采集到330個點。如果等5個超聲通道采樣結(jié)束后再進行數(shù)據(jù)處理和傳輸,幾乎是不可能滿足該超聲探傷系統(tǒng)的實時性要求,而且數(shù)據(jù)量也遠遠超過ARM板上總線接口的傳輸速率2 MB/s。對于這么高的實時性要求,最好的解決辦法是在CPLD內(nèi)部進行數(shù)據(jù)壓縮,即邊采集邊壓縮,以滿足系統(tǒng)使用的ARM板的總線速率要求。經(jīng)過系統(tǒng)評估,每個超聲通道只需保留一個最大值即可滿足系統(tǒng)的性能要求。在這里,通過在三個8位數(shù)A,B,C中找出最大值的例子來說明串行設(shè)計方法的優(yōu)勢,代碼如下所示。
程序一:
signal A:std_logic_vector(7 downto 0);
signal B:std_logic_vector(7 downto 0);
signal C:std_logic_vector ( 7 downto 0);
process(clk)
begin
if( clk′event and clk=′1′) then
A
B
C
else
null;
end if;
end process;
process(A,B,C)
variable max : std_logic_vector (7 downto 0);
begin
if(A > B) then
if (A < = C) then
max :=C;
else
max :=A;
end if;
else
if(B < = C)then
max:=C;
else
max:=B;
end if;
end if;
end process;
程序二:
signal max : std_logic_vector(7 downto 0);
process(clk)
variable temp: std_logic_vector(7 downto 0);
begin
if( clk′event and clk=′1′ ) then
temp:=AD_RESULT;
if(temp >= max)then
max
else
null;
end if;
else
null;
end if;
end process;
程序一是用并行方法設(shè)計,而程序二是采用串行方法設(shè)計。從表1的實驗數(shù)據(jù)可見,采用串行方法以后,電路的優(yōu)化效果比較明顯。優(yōu)化前,程序一需要消耗38個宏單元(Micro Cell),一個時鐘周期即可完成找最大值操作;優(yōu)化后,實現(xiàn)相同的邏輯功能程序二僅需要12個宏單元,但需要3個時鐘周期才能完成一次運算,優(yōu)化率達68.4%。值得注意的是,此方法是以速度換取資源的方法,只適用于對速度要求不高的系統(tǒng)。
表1 優(yōu)化前后資源使用情況
程序名稱實驗平臺器件消耗宏單元個數(shù) /個
程序一程序二
Quartus II 7.2EPM7192SQC160-1538
12
1.2 防止不必要鎖存器的產(chǎn)生
在VHDL設(shè)計中,使用語句不當也是導(dǎo)致電路復(fù)雜化的原因之一,這使得綜合后的電路當中存在很多不必要的鎖存器,降低電路的工作速度[8]。因此,在設(shè)計一個邏輯電路時,設(shè)計人員應(yīng)該避免由于VHDL使用習(xí)慣的問題,無意識地在電路中添加不必要的鎖存器。由于IF或者CASE語句較容易引入鎖存器,所以當語句的判斷條件不能覆蓋所有可能的輸入值的時候,邏輯反饋就容易形成一個鎖存器。當然,隨著高級編譯軟件的出現(xiàn),如Quartus Ⅱ 7.2,這樣的問題通過編譯軟件已經(jīng)得到很好的解決。對一個設(shè)計人員而言,有意識地防止不必要鎖存器的產(chǎn)生可以加快編譯速度。
在超聲探傷數(shù)據(jù)采集卡VHDL程序設(shè)計當中,涉及10 MHz系統(tǒng)時鐘clk的同步D觸發(fā)器的設(shè)計,即每當clk時鐘信號的上升沿到來時,將輸入信號in的值賦給輸出信號out,代碼如下所示。
程序三:
process ( clk )
begin
if ( clk′event and clk=′1′ ) then
out
end if;
end process;
程序四:
process(clk)
begin
if ( clk′event and clk=′1′ ) then
out
else
null;
end if;
end process;
通過對比,程序四比程序三只多了一條空語句,但這樣做可有效防止綜合器生成不必要鎖存器,并提高電路的工作速度。
1.3 使用狀態(tài)機簡化電路描述
由于狀態(tài)機的結(jié)構(gòu)模式簡單,有相對固定的設(shè)計模板,特別是VHDL支持定義符號化枚舉類型狀態(tài),這就為VHDL綜合器充分發(fā)揮其強大的優(yōu)化功能提供了有利條件[9]。因此采用狀態(tài)機比較容易地設(shè)計出高性能的時序邏輯模塊,在超聲探傷數(shù)據(jù)采集卡的CPLD程序設(shè)計中,使用有限元狀態(tài)機(FSM)設(shè)計CY7C4225 1K×16 b FIFO芯片的讀寫控制模塊,并且達到很好的效果,邏輯轉(zhuǎn)換圖如圖1所示。實踐證明,實現(xiàn)相同的邏輯功能,使用狀態(tài)機設(shè)計能使設(shè)計的電路得到更好的優(yōu)化。
圖1 寫FIFO邏輯轉(zhuǎn)換圖
1.4 資源共享
資源共享的思想是通過使用數(shù)據(jù)緩沖器或多路選擇器等方法來共享數(shù)據(jù)通道中占用資源較多的模塊[10],如算法單元。通過共享電路單元模塊可有效提高芯片內(nèi)部資源的利用率,達到優(yōu)化電路的目的。
1.5 利用E2PROM芯片節(jié)省片內(nèi)資源
在用VHDL進行項目開發(fā)的過程中,經(jīng)常需要存儲一些配置參數(shù)值。理論上講,每存儲一個字節(jié)的配置參數(shù)需要使用8個CPLD宏單元,因此在CPLD內(nèi)部存儲這些參數(shù)并不是好的方案,除非使用的CPLD芯片已集成了E2PROM存儲單元。例如,在設(shè)計超聲探傷系統(tǒng)的數(shù)據(jù)采集卡的過程中,每個通道的采樣數(shù)都需要保存在CPLD里面。由于項目初期芯片選型不當,
選擇一款EPM7192S160-15,該款芯片內(nèi)部只有192個宏單元,因此考慮把參數(shù)存儲在外擴的E2PROM芯片24WC02中。經(jīng)實驗證明,在CPLD內(nèi)部實現(xiàn)┮桓I2C控制器僅需要43個宏單元。由此可見,當初始化參數(shù)大于5個的時候,通過外擴E2PROM芯片來存儲配置參數(shù)是可行的,只需在CPLD/FPGA芯片內(nèi)實現(xiàn)I2C控制器即可方便地讀寫E2PROM存儲芯片。
2 結(jié) 語
使用VHDL進行CPLD/FPGA電路設(shè)計時,要根據(jù)實際項目的具體情況,合理地劃分項目功能,并用VHDL實現(xiàn)相應(yīng)的功能模塊。用模塊來構(gòu)建系統(tǒng),可有效地優(yōu)化模塊間的結(jié)構(gòu)和減少系統(tǒng)的冗余度,并在模塊設(shè)計過程中始終貫徹以上的優(yōu)化設(shè)計原則,借助于強大的綜合開發(fā)軟件進行優(yōu)化,才能達到最優(yōu)化電路的目的。
參考文獻
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