vhdl語言篇1
關鍵詞:VHDL;CPLD/FPGA;電路設計;優化
中圖分類號:TP930 文獻標識碼:A
文章編號:1004-373X(2010)03-191-03
Optimized Design of Circuits in VHDL Based on CPLD/FPGA
DU Zhichuan,ZHENG Jianli
(School of Medical Instrument and Food Engineering,University of Shanghai for Science and Technology,Shanghai,200093,China)
Abstract:The optimized design of VHDL is for making full use of hardware resources provided by CPLD/FPGA,making the design suit for certain scale of CPLD/FPGA chip,increasing the system′s speed and reducing system′s costs.The advantages of VHDL language are analysed and the circuit design is optimized from the design idea,the use of statements,coding style.In this paper,serial design methods and the use of E2PROM to optimize the circuit design are proposed,these two methods are proved to be effective in reducing Macro Cell occupied by the program.
Keywords:VHDL;CPLD/FPGA;circuit design;optimization
0 引 言
VHDL(Very High Speed Integrated Circuit Hardware Description Language)是IEEE工業標準硬件描述語言,是隨著可編程邏輯器件(PLD)的發展而發展起來的[1]。它是一種面向設計、多層次的硬件描述語言,是集行為描述、RTL描述、門級描述功能為一體的語言,并已成為描述、驗證和設計數字系統中最重要的標準語言之一[2,3]。由于VHDL在語法和風格上類似于高級編程語言,可讀性好,描述能力強,設計方法靈活,可移植性強,因此它已成為廣大EDA工程師的首選。目前,使用VHDL語言進行CPLD/FPGA設計開發,Altera和Lattice已經在開發軟件方面提供了基于本公司芯片的強大開發工具。但由于VHDL設計是行為級設計,所帶來的問題是設計者的設計思想與電路結構相脫節,而且其在設計思路和編程風格等方面也存在差異,這些差異會對系統綜合后的電路整體性能產生重要的影響。
在VHDL語言電路優化設計當中,優化問題主要包括面積優化和速度優化[4]。面積優化是指CPLD/FPGA的資源利用率優化,即用盡可能少的片內資源實現更多電路功能;速度優化是指設計系統滿足一定的速度要求,即用更多的片內資源換取更快的處理速度,常用于視頻信號采集系統和通信系統之中。面積優化和速度優化通常是一對矛盾,一般情況下,速度指標是首要的,在滿足速度要求的前提下,盡可能實現面積優化[5]。因此,本文結合在設計超聲探傷數據采集卡過程中的CPLD編程經驗,提出串行設計、防止不必要鎖存器的產生、使用狀態機簡化電路描述、資源共享[6],利用E2PROM芯片節省片內資源等方法對VHDL電路進行優化。
1 VHDL電路優化設計的方法
優化設計是可編成邏輯設計的精華所在,如何節省所占用的面積、如何提高設計的性能是可編成邏輯設計的核心,這兩點往往也成為一個設計甚至項目成敗的關鍵因素[7]。下面結合超聲探傷數據采集卡設計過程中,并基于Altera公司的EPM7192 CPLD芯片的編程經歷來論述VHDL電路的優化方法。
1.1 采用串行設計代替并行設計
串行設計是指把原來單個時鐘周期內完成的并行操作的邏輯功能分割出來,提取相同的功能單元,在時間上分時復用這些功能單元,在滿足系統速度要求的前提下,用多個時鐘周期來完成單個時鐘周期即可完成的功能。
根據項目的要求,超聲探傷數據采集卡要有5個模擬通道,每隔125 μs就會采集到330個點。如果等5個超聲通道采樣結束后再進行數據處理和傳輸,幾乎是不可能滿足該超聲探傷系統的實時性要求,而且數據量也遠遠超過ARM板上總線接口的傳輸速率2 MB/s。對于這么高的實時性要求,最好的解決辦法是在CPLD內部進行數據壓縮,即邊采集邊壓縮,以滿足系統使用的ARM板的總線速率要求。經過系統評估,每個超聲通道只需保留一個最大值即可滿足系統的性能要求。在這里,通過在三個8位數A,B,C中找出最大值的例子來說明串行設計方法的優勢,代碼如下所示。
程序一:
signal A:std_logic_vector(7 downto 0);
signal B:std_logic_vector(7 downto 0);
signal C:std_logic_vector ( 7 downto 0);
process(clk)
begin
if( clk′event and clk=′1′) then
A
B
C
else
null;
end if;
end process;
process(A,B,C)
variable max : std_logic_vector (7 downto 0);
begin
if(A > B) then
if (A < = C) then
max :=C;
else
max :=A;
end if;
else
if(B < = C)then
max:=C;
else
max:=B;
end if;
end if;
end process;
程序二:
signal max : std_logic_vector(7 downto 0);
process(clk)
variable temp: std_logic_vector(7 downto 0);
begin
if( clk′event and clk=′1′ ) then
temp:=AD_RESULT;
if(temp >= max)then
max
else
null;
end if;
else
null;
end if;
end process;
程序一是用并行方法設計,而程序二是采用串行方法設計。從表1的實驗數據可見,采用串行方法以后,電路的優化效果比較明顯。優化前,程序一需要消耗38個宏單元(Micro Cell),一個時鐘周期即可完成找最大值操作;優化后,實現相同的邏輯功能程序二僅需要12個宏單元,但需要3個時鐘周期才能完成一次運算,優化率達68.4%。值得注意的是,此方法是以速度換取資源的方法,只適用于對速度要求不高的系統。
表1 優化前后資源使用情況
程序名稱實驗平臺器件消耗宏單元個數 /個
程序一程序二
Quartus II 7.2EPM7192SQC160-1538
12
1.2 防止不必要鎖存器的產生
在VHDL設計中,使用語句不當也是導致電路復雜化的原因之一,這使得綜合后的電路當中存在很多不必要的鎖存器,降低電路的工作速度[8]。因此,在設計一個邏輯電路時,設計人員應該避免由于VHDL使用習慣的問題,無意識地在電路中添加不必要的鎖存器。由于IF或者CASE語句較容易引入鎖存器,所以當語句的判斷條件不能覆蓋所有可能的輸入值的時候,邏輯反饋就容易形成一個鎖存器。當然,隨著高級編譯軟件的出現,如Quartus Ⅱ 7.2,這樣的問題通過編譯軟件已經得到很好的解決。對一個設計人員而言,有意識地防止不必要鎖存器的產生可以加快編譯速度。
在超聲探傷數據采集卡VHDL程序設計當中,涉及10 MHz系統時鐘clk的同步D觸發器的設計,即每當clk時鐘信號的上升沿到來時,將輸入信號in的值賦給輸出信號out,代碼如下所示。
程序三:
process ( clk )
begin
if ( clk′event and clk=′1′ ) then
out
end if;
end process;
程序四:
process(clk)
begin
if ( clk′event and clk=′1′ ) then
out
else
null;
end if;
end process;
通過對比,程序四比程序三只多了一條空語句,但這樣做可有效防止綜合器生成不必要鎖存器,并提高電路的工作速度。
1.3 使用狀態機簡化電路描述
由于狀態機的結構模式簡單,有相對固定的設計模板,特別是VHDL支持定義符號化枚舉類型狀態,這就為VHDL綜合器充分發揮其強大的優化功能提供了有利條件[9]。因此采用狀態機比較容易地設計出高性能的時序邏輯模塊,在超聲探傷數據采集卡的CPLD程序設計中,使用有限元狀態機(FSM)設計CY7C4225 1K×16 b FIFO芯片的讀寫控制模塊,并且達到很好的效果,邏輯轉換圖如圖1所示。實踐證明,實現相同的邏輯功能,使用狀態機設計能使設計的電路得到更好的優化。
圖1 寫FIFO邏輯轉換圖
1.4 資源共享
資源共享的思想是通過使用數據緩沖器或多路選擇器等方法來共享數據通道中占用資源較多的模塊[10],如算法單元。通過共享電路單元模塊可有效提高芯片內部資源的利用率,達到優化電路的目的。
1.5 利用E2PROM芯片節省片內資源
在用VHDL進行項目開發的過程中,經常需要存儲一些配置參數值。理論上講,每存儲一個字節的配置參數需要使用8個CPLD宏單元,因此在CPLD內部存儲這些參數并不是好的方案,除非使用的CPLD芯片已集成了E2PROM存儲單元。例如,在設計超聲探傷系統的數據采集卡的過程中,每個通道的采樣數都需要保存在CPLD里面。由于項目初期芯片選型不當,
選擇一款EPM7192S160-15,該款芯片內部只有192個宏單元,因此考慮把參數存儲在外擴的E2PROM芯片24WC02中。經實驗證明,在CPLD內部實現┮桓I2C控制器僅需要43個宏單元。由此可見,當初始化參數大于5個的時候,通過外擴E2PROM芯片來存儲配置參數是可行的,只需在CPLD/FPGA芯片內實現I2C控制器即可方便地讀寫E2PROM存儲芯片。
2 結 語
使用VHDL進行CPLD/FPGA電路設計時,要根據實際項目的具體情況,合理地劃分項目功能,并用VHDL實現相應的功能模塊。用模塊來構建系統,可有效地優化模塊間的結構和減少系統的冗余度,并在模塊設計過程中始終貫徹以上的優化設計原則,借助于強大的綜合開發軟件進行優化,才能達到最優化電路的目的。
參考文獻
[1]趙桂青,于會山,穆健,等.VHDL編碼中面積優化探討[J].嵌入式軟件應用,2007,23(1):116-117.
[2]吳繼華,王誠.Altera FPGA/CPLD設計[M].北京:人民郵電出版社,2005.
[3]Steve Carison.VHDL Design(Representation & Synthesis)[M].New Jersey:Prentice Hall,2000.
[4]潘松.EDA技術實用教程[M].北京:科學出版社,2004.
[5]沈祖斌.基于FPGA/CPLD的數字系統設計優化[J].江漢大學學報,2006,34(1):47-49.
[6]Bhasker J.VHDL Primer[M].3rd Edition.NJ:Prentice Hall,1999.
[7]楊鮮艷,王珊珊,李萍,等.VHDL電路優化設計及方法[J].航船電子工程,2007,(2):112-114.
[8]鄔楊波,王曙光,胡建平.有限狀態機的VHDL設計及優化[J].信息技術,2004,28(1):75-78.
[9]Volnei A.Pedroni-Circuit Design with VHDL[M].MIT Press,2004.
vhdl語言篇2
關鍵詞:VHDL; Max+Plus Ⅱ; 計數器; EDA技術
中圖分類號:TP311文獻標識碼:B
文章編號:1004-373X(2010)08-0070-03
Medical Application of EDA Technology Taking VHDL Language as Core
TAN Xiao-ling, DUAN Xin-wen
(Qinghai Normal University, Xining 810008, China)
Abstract: As a new hardware description language, VHDL is mainly used for the description, simulation and automatic design of digital circuits and systems. It is the core technology of current clectronic design automation (EDA) and can be more widely used in the medical speciality and other relative fields along with the development of information technology. In this study, the counter designed with VHDL was applied to human pulse measurement. Compared to the artificial method, the results measured by such counter is more accurate and can be displayed intuitively by the digital tubes. It shows the close contact between the digital system designed with VHDL and medicine, as well as its great prospects on the medical practice. It had proved that the combination of EDA and medicine not only promotes the further application of EDA technology, but also boosts the development of medicine greatly.
Keywords:VHDL; Max+Plus Ⅱ; counter; EDA technology
0 引 言
VHDL超高速集成電路硬件描述語言是隨著集成電路系統化和高度集成化逐步發展起來的,是一種用于數字系統設計、測試,面向多領域、多層次的IEEE標準硬件描述語言。它從20世紀70年代作為電路設計工具誕生于美國國防部至今,已經成為十分流行的硬件描述工具,并且為大多數EDA工具所支持/。隨著電子技術的不斷進步,數字系統的設計正朝著高速度、大容量、小體積的方向發展。 傳統的自底而上的模式已不能滿足芯片和系統的設計要求。為了提高設計效率,能夠簡化設計流程,大幅降低設計難度的VHDL設計方法受到廣泛關注。VHDL與其他傳統集成電路描述語言相比,具有明顯優勢/:
(1) 功能強大,描述力強。可用于門級、電路級甚至系統級的描述、仿真和設計。
(2) 可移植性好。對于設計和仿真工具及不同的平臺均可采用相同的描述。
(3) 研制周期短, 成本低。
(4) 可以延長設計的生命周期。
(5) 具有電路仿真與驗證功能,用戶甚至不必編寫相量測試即可進行源代碼級調試。設計者能夠跳過電路實驗,直接對各種方案進行比較和選擇,使設計效率得以提高。
(6) 對設計的描述具有相對獨立性。
(7) 語言標準、規范,易于共享和復用。
目前,VHDL滲透了電子技術及其相關的各個工業領域,在工業設計中發揮著日益重要的作用。在世界范圍內,關于VHDL在多個領域尤其在芯片,系統設計方面的應用研究已經取得眾多矚目成果。
而將VHDL與醫學相結合,勢必成為電子自動化設計(EDA)一個全新的研究方向,本文主要研究將EDA通過VHDL應用于醫學,以對脈搏的測量為例,以實現數字系統對人體多種生理活動及生理反應的直觀精確測量。
1 實驗設計
1.1 EDA技術在醫學教學中脈搏測量中的應用探討
在臨床診斷,護理學等中介紹脈搏的測量時認為脈搏很容易在手腕掌面外側跳動的橈動脈上摸到,也可測量頸部的頸動脈或腹股溝的股動脈。其測量方法是病員手臂放于舒適位置,用食指,中指,無名指的指腹端按壓在橈動脈表面,一般病員默數半分鐘,將所測的脈率乘以2便是一分鐘的脈數,異常病人測一分鐘。成年人的脈搏在安靜狀態下每分鐘是60~80次。如少于60次是心動過緩。但訓練有素的運動員,脈搏有時也在60次以下,這正是心臟健康有力的表現。如超過100次是心動過速。體力活動或情緒激動時,脈搏可暫時增快,發燒時脈搏也增快。一般是體溫每升高1 ℃,脈搏就增加10~20次。此法只能粗略計算脈搏跳動,如將VHDL語言應用其中,便可以通過EDA實驗箱中的七段數碼管直觀準確地看到一分鐘的計數結果,并與之前通過醫學教材講授方法測出結果相比對,從而判定測量的正確與否。
1.2 設計思路
將脈搏信號通過脈搏傳感器采集進入計算機,而后作為輸入信號,而此信號作為脈沖信號,即如時鐘信號一般,當輸入時計數器開始計數,如下面設計一個十進制計數器的VHDL描述便可用來對所采集的脈搏信號計數/。
1.3 VHDL設計流程
VHDL流程設計/如圖1所示。
圖1 VHDL流程設計圖
現在,計算機輔助工程軟件的供應商已把日益通用的硬件描述語言VHDL作為其CAD 或EDA 軟件輸入與輸出的標準, 其中ALTEKA公司提供的綜合工具Max+Plus Ⅱ,具有全面的邏輯設計能力, 從編輯、綜合、布線到仿真、下載都十分方便。
2 設計方案與結果分析
VHDL 語言設計十進制計數器的源程序/:
library ieee;
use ieee.stdlogic1164.all;
use ieee.stdlogicunsigned.all;
entity jsq is
port(cp,rst:in stdlogic;
cp1:out stdlogic;
q:out stdlogicvector(3 downto 0));
end jsq;
architecture behave of jsq is
begin
process(cp,rst)
variable q1:stdlogicvector(3 downto 0);
begin
if rst=′1′ then q1:=(others=>′0′);
elsif cp′event and cp=′1′then
if q1
else q1:=(others=>′0′);
end if;
q
end if;
if q1="1001" then cp1
else cp1
end if;
end process;
end behave;
在程序輸入完成后, 經Max+Plus Ⅱ中的Compiler編譯通過后,可用Stimulator進行仿真,查看仿真結果,如圖2所示。
圖2 經Max+Plus Ⅱ編譯,通過Stimulator得到的仿真結果
也可以加入七段顯示譯碼器的VHDL設計來通過實驗箱的七段數碼管掃描顯示計數結果/仿真結果如圖3所示。
圖3 譯碼器的仿真結果
代碼如下:
library IEEE;
use ieee.stdlogic1164.all;
use ieee.stdlogicunsigned.all;
entity huay is
port( q1:in stdlogicvector(3 downto 0);
light:OUT stdlogicvector(6 downto 0));
end huay;
architecture behave of huay is
begin
process(q1)
begin
case q1 is
when"0000"=>light
when"0001"=>light
when"0010"=>light
when"0011"=>light
when"0100"=>light
when"0101"=>light
when"0111"=>light
when"1000"=>light
when"1001"=>light
when others=>light
end case;
end process;
end behave;
最終實現的頂層文件原理圖如圖4所示。
圖4 頂層文件原理圖
頂層文件設計如圖4所示,通過該文件可以實現譯碼,下載到EDA實驗箱時,便可于實驗箱的數碼管上讀出相應的脈搏數,如圖5所示。
圖5 通過數碼管得到的最終仿真圖
VHDL語言與醫學內容的結合,除了應用于脈搏的測量,還可應用于心跳及呼吸等的測量,以及受人體對聲、光刺激后的生理反應時間的測定/等。電子自動化設計(EDA)及其相關技術,在醫學領域具有巨大的應用前景,有待進一步的研究和發掘。
3 結 語
VHDL是一種隨著電子技術的不斷發展,為滿足電路系統化和高度集成化要求而發展起來的一種新型硬件描述語言。VHDL具有廣泛的應用范圍,在芯片及電路系統設計等方面發揮著日益重要的作用/。以VHDL為核心的EDA技術應用于醫學,能直觀準確的測量人體的脈搏心跳,呼吸等生理活動,以及受到外界刺激的生理反應等,在醫學領域存在廣闊的發展空間,隨著進一步的探索和實踐,必將對醫學的發展起到極大的推動作用。
參考文獻
[1]陳耀和. VHDL語言設計技術[M]. 北京: 電子工業出版社, 2004.
[2]汪國強. EDA技術及應用[M]. 北京: 電子工業出版社, 2006.
[3]潘澤強. VHDL語言在數字電路教學中的應用[J]. 科技資訊, 2008(35): 15.
[4]張順興. 數字電路與系統設計[M]. 南京: 東南大學出版社, 2004.
[5]余孟嘗. 數字電子技術簡明教程[M]. 3版. 北京: 高等教育出版社, 2006.
[6]朱正偉. EDA技術及應用[M]. 北京: 清華大學出版社, 2005.
[7]周政新. 電子設計自動化實踐與訓練[M]. 北京: 中國民航出版社, 1998.
[8]江曉安. 數字電子技術[M]. 西安: 西安電子科技大學出版社, 2002.
[9]劉玉英. 一種測量生理反應時間的電路設計[J].現代電子技術, 2008, 31(17): 171-173.
vhdl語言篇3
關鍵詞：EDA；自頂向下；VHDL；交通信號燈
中圖分類號:TP311文獻標識碼：A 文章編號：1009-3044(2008)15-21050-04
Implementation of Traffic Signal Lights Based on VHDL
LUO Hai-tao
(School of Informatics,Guangdong University of Foreign Studies,Guangzhou 510420,China)
Abstract:EDA integrates the latest technologies of modern Electronics and Computer Science,its design adopts top down methodology,and hardware description language is used to design electronic circuit in EDA;VHDL becomes one of the most popular hardware description language because of its strong ability of modeling and syntheses.Designed traffic signal lights based on VHDL.
Key words:EDA(Electronics Design Automation);Top down;VHDL;Traffic Signal Lights
1 引言
硬件描述語言（HDL，Hardware Description Language）至今約有40余年的歷史，現在已成功地應用于ASIC自動設計的模擬驗證和綜合優化等方面。其特點是借鑒高級語言的功能特性對電路的行為與結構進行高度抽象化、規范化的形式描述，并對設計進行不同層次，不同領域的模擬驗證與綜合優化等處理，使設計過程達到高度自由化。
VHDL語言全稱是“超高速集成電路硬件描述語言”（Very High Speed Integrated Circuit Hardware Description Language），1982年被研發出來以。1987年底，VHDL被IEEE和美國國防部確認為標準硬件描述語言，并公布了VHDL的IEEE-1076版（87版）。1993年IEEE對VHDL進行修訂，從更高的抽象層次和系統描述能力上擴展了VHDL的內容，公布了新的VHDL版本，即IEEE標準的1076-1993版本（93版）。VHDL語言描述能力強，覆蓋了邏輯設計的諸多領域和層次，大大簡化了硬件設計任務，提高設計的可靠性。基于VHDL語言的設計方法得到了廣泛的應用，VHDL語言已成為硬件描述語言的工業標準。
2 EDA技術與VHDL語言
EDA 技術是90年代迅速發展起來的，是現代電子設計的最新技術潮流，是綜合現代電子技術和計算機技術的最新研究成果，是從事電子線路設計與分析的一門技術，包括電子線路的設計、計算機模擬仿真和電路分析、印制電路板的自動化設計三個方面的內容。
進入21世紀后，EDA技術得到了更大的發展，突出表現在以下幾個方面：(1)使電子設計成果以自主知識產權的方式得以明確表達和確認成為可能；(2)在仿真和設計兩方面支持標準硬件描述語言的功能強大的EDA軟件不斷推出；(3)電子技術全方位納入EDA領域；(4)EDA使得電子領域各學科的界限更加模糊，更加互為包容。傳統的電子產品的設計必須經過設計方案的提出、電原理圖設計、初步驗證、樣機制作、小批量試制、大批量生產等幾個過程。對于電子產品設計工程師而言，必須保證理論設計、初步驗證兩個過程完全正確，才能按電路原理圖繪制成電路板圖，并進行進一步的生產。
傳統的電子產品的設計通常采用自底向上(Bottom Up)電路設計方法，即首先根據系統對硬件的要求，寫出詳細的技術規格書，畫出系統的控制流程圖；其次，根據技術規格書和控制流程圖，對系統功能進行細化，合理劃分功能模塊，畫出系統的功能框圖；然后，對各個功能模塊進行細化和電路設計；最后，將各個功能模塊的硬件電路連接起來再進行系統地調試，最后完成整個系統的硬件設計。手工設計方法的缺點是：(1)復雜電路的設計、調試十分困難；(2)如果某一過程存在錯誤，查找和修改十分不便；(3)設計過程中產生大量文檔，不易管理；(4)對于集成電路設計而言，設計實現過程與具體生產工藝直接相關，因此可移植性差；(5)只有在設計出樣機或生產出芯片后才能進行實測。
基于EDA技術的設計則采用自頂向下的設計方法。
(1)采用可以完全獨立于目標器件芯片物理結構的硬件描述語言，在系統的基本功能或行為級上對設計的產品進行描述和定義，結合多層次的仿真技術，在確保設計的可行性與正確性的前提下，完成功能確認；
(2)利用EDA工具的邏輯綜合功能，把功能描述轉換成某一具體目標芯片的網表文件，并將它輸出到該器件廠商的布局布線適配器，進行邏輯映射及布局布線；
(3)利用產生的仿真文件進行功能和時序驗證，以確保實際系統的性能。
自頂向下方法的優點是：頂層功能描述完全獨立于目標器件的結構，在設計的最初階段，設計人員可不受芯片結構的約束，集中精力對產品進行最適應市場需求的設計，從而避免了傳統設計方法中的再設計風險，縮短了產品的上市周期；設計成果的再利用得到保證；由于采用的是結構化開發方法，因此確認主系統基本結構后，可以實現多人多任務的并行工作方式，提高系統的設計規模和效率；在選擇目標器件的類型、規模、硬件結構等方面具有更大的自由度。
EDA技術通常采用硬件描述語言進行電子電路設計，EDA技術主要特點是：(1)采用硬件描述語言作為設計輸入；(2)庫(Library)的引入；(3)設計文檔的管理；(4)強大的系統建模、電路仿真功能；(5)具有自主知識產權；(6)開發技術的標準化、規范化以及IP核的可利用性；(7)適用于高效率大規模系統設計的自頂向下設計方案；(8)全方位地利用計算機自動設計、仿真和測試技術；(9)對設計者的硬件知識和硬件經驗要求低；(10)高速性能好；(11)純硬件系統的高可靠性。
目前常用的用于EDA技術的硬件描述語言有：ABEL-HDL；Verilog HDL：IEEE 1364-1995，2001；VHDL(Very High Speed Integrated Circuit Hardware Description Language)： IEEE 1076-1993。其中VHDL語言以其強大的行為建模、結構建模、寄存器傳輸級描述以及邏輯綜合功能成為EDA技術中應用最廣泛的硬件描述語言之一。
3 VHDL建模方法
VHDL建模方法一般有行為建模、結構建模、寄存器傳輸級描述等方式。VHDL具有強大的行為描述能力，成為系統設計領域最佳的硬件描述語言。行為描述避開具體的器件結構，從邏輯行為上描述和設計大規模電子系統。VHDL豐富的仿真功能和庫函數可以在系統的設計早期階段查驗系統功能的可行性，并對設計進行仿真模擬。分解大規模設計和已有設計的再利用，這是由VHDL的行為描述能力和程序結構決定的。用VHDL完成設計后，可以用多種EDA工具進行邏輯綜合和優化，VHDL對設計的描述具有相對獨立性。行為建模是一種抽象描述，不是對具體電路結構的描述，是對設計實體整體功能的描述，是高層次的概括。對系統進行行為描述目的：在系統設計的初始階段通過對系統行為描述的仿真發現設計中存在的問題；行為描述階段不考慮用具體硬件去實現實際的操作和算法，主要檢驗系統的結構以及工作過程能否達到系統設計的要求。
行為建模主要使用函數、過程和進程，采用行為建模的方法設計的VHDL語言程序一般不能進行綜合，必須先使用EDA工具在行為級上進行仿真，確認無誤后再將程序改為結構建模或者數據流建模的VHDL語言程序，然后再進行綜合。行為建模意義在于對復雜的、多層次的系統來說，行為建模使設計者在早期發現錯誤，并且確定設計是否合理。
結構建模是指在層次化設計中，高層次(頂層)模塊調用低層次模塊、基本邏輯門或者基本邏輯單元來組成復雜數字電路或系統，例如一位全加器可以由一位半加器和或門構成，在進行結構建模時，可以先建立半加器和或門模塊，包裝入庫，再調用這些模塊建立全加器。這里，全加器是頂層模塊，半加器和或門是底層模塊，所以，結構化描述體現了層次化設計思想。
寄存器傳輸級描述RTL(Register Transfer Level)，其設計實體的描述按照從信號到信號的數據流形式，或者叫“數據流描述方式”。根據RTL描述，可以導出系統的邏輯表達式并進行邏輯綜合，是ED設計中經常采用的描述方法。行為方式描述的系統結構程序抽象度高，很難直接映射到具體的硬件，必須先轉換為RTL方式描述的VHDL語言程序。
邏輯綜合是針對給定的電路功能和實現此電路的約束條件，如速度、功耗、成本及電路類型等，通過計算機進行優化處理，獲得滿足要求的電路設計方案。邏輯綜合的依據是邏輯設計的描述和各種約束條件；邏輯綜合的結果是一個硬件電路的實現方案，該方案必須同時滿足預期的功能和約束條件。滿足要求的方案可能有多個，但邏輯綜合器將產生一個最優或接近最優的結果，該結果和邏輯綜合器的工作性能有關。
4 系統設計實現
本系統在Altera公司的Max+ Plus II 10.0 BASELINE軟件下用VHDL語言設計實現，操作系統環境為Windows XP version 5.1.2600。系統采用自頂向下的設計方法，首先把系統按功能分解成4個模塊：controller、display、fenwei以及frequency。分別設計4個模塊，然后再調用它們構成整個系統。系統頂層采用圖形方法設計，如圖1所示。
4個底層模塊則采用VHDL語言設計，其中Controller的接口代碼為：
Entity Controller Is
Port
(Clock:In Std_Logic;
Reset:In Std_Logic;
Hold:In Std_Logic;
Flash:Out Std_Logic;
NumA,NumB:Out Integer Range 0 To 25;
RedA,GreenA,YellowA:Out Std_Logic;
RedB,GreenB,YellowB:Out Std_Logic
);
Frequency模塊的接口代碼為：
Entity Frequency Is
Port
(Clk10Hz: In Std_Logic;
Clk1Hz:Out Std_Logic
);
End;
Display模塊的接口代碼為：
Entity Display Is
Port( Clock:InStd_Logic;
Flash:In Std_Logic;
Qin:In Std_Logic_Vector(3 Downto 0);
Display:Out Std_Logic_Vector(0 to 6));
End;
Fenwei模塊的接口代碼為：
Entity Fenwei Is
Port
(Clock:In Std_Logic;
Numin:In Integer Range 0 To 25;
NumA,NumB:Out Integer Range 0 To 9
);
End;
編譯后運行結果如圖2所示。
5 結束語
VHDL是一種功能非常強大的硬件描述語言，主要用于描述數子系統的結構、行為、功能和接口。VHDL借鑒了高級語言的特點，可以將一項工程設計，或稱設計實體，（可以是一個元件、一個電路模塊或一個系統）分成外部（可視部分即端口）和內部（不可見部分），即設計實體的內部功能和算法完成部分。在對一個設計實體定義了外部界面后，只要其內部開發完成，其他的設計就可以直接調用這個實體。
參考文獻：
[1] 胡振華-VHDL與FPGA設計[M].北京:中國鐵道出版社,2003.
[2] 求是科技.VHDL應用開發與工程實踐[M].北京:人民郵電出版社,2005.
[3] 盧毅,賴杰.VHDL與數字電路設計[M].北京:科學出版社,2001.
vhdl語言篇4
【關鍵詞】數字邏輯；VHDL；軟實驗臺；功能仿真
1 存在的問題
目前國內數字邏輯課程的教學內容多是基于SSI、MSI等器件進行分析和設計，采用的是經典的數字邏輯設計方法，即用真值表、卡諾圖、狀態轉換圖、狀態轉換表、狀態方程、時序圖、邏輯圖和邏輯函數表達式等方法，來分析和設計數字邏輯系統。顯然，對于較復雜的數字系統，因其輸入變量數、輸出函數變量數和狀態數的急劇增加，再使用上述這種傳統方法進行分析和設計難以適用，甚至根本無法進行。數字邏輯課程的實驗環節也是基于標準SSI，MSI芯片的所謂硬實驗臺實驗室（Hardware-based Laboratory），這種實現臺不易做成開放性，實驗準備，實驗內容和實驗課安排都不靈活，實驗內容和效果也受到所供SSI，MSI芯片的限制。如今，數字化的概念已深入到各個領域，幾乎絕大多數系統已不是簡單幾個邏輯變量就能完全描述的。然而目前在專門講授數字系統設計基礎理論和方法的數字邏輯課程中，絕大多數高校仍然是沿用了幾十年不變的老方法，顯然已遠遠落后于時代的要求，必須加以改革創新。
2 引進VHDL語言的方法
VHDL的方法克服了傳統方法的弱點，與傳統方法相比有幾處根本優點，設計者可以在VHDL描述模型建立之后馬上用仿真手段來驗證系統功能是否滿足要求。這種方法還可以免去傳統方法的許多繁雜的試湊等耗時勞動（設計瓶頸），因而減少設計時間，降低設計難度，避免了由于人工試湊設計常容易發生的錯誤。利用各種EDA工具，可自動的將一個可綜合的設計在給定的具體器件上進行門級實現。而且，用這種方法系統整體指標往往容易實現，而傳統的方法則不然。這種方法其主要設計文件是用VHDL語言編寫的源程序，而不是電路原理圖，顯然傳統硬件電路設計最后形成的主要文件是電路原理圖，它與設計的器件和技術有關，不易設計文檔的復用。用VHDL語言設計系統硬件電路，主要設計文件是用VHDL語言編寫的源程序，以此作為歸納文件有很多好處：首先，資料量小，便于保存；其次是可繼承性好，即設計其它硬件電路時可以調用文件中的某些庫、進程和過程等描述某些局部硬件電路的程序；第三是閱讀方便，很容易在程序中看出某一硬件電路的工作原理和邏輯關系，而閱讀電路原理圖，推知其工作原理都需要較多的硬件知識和經驗，而且看起來也不夠一目了然。VHDL還有一個重要的特點就是設計描述與器件無關（without referenec to specific hardware），顯然這是基于SSI、MSI等器件進行分析和設計無法做到的，設計者能專注其設計，而且在EDA綜合工具的配合下支持自頂向下的設計。
采用VHDL的方法，在實驗環境上也把基于硬件的實驗室改變成基于軟件的實驗室（Software-based Laboratory）即軟實驗臺，直接在VHDL仿真器中驗證實驗結果的正確性，根本克服了硬實驗臺的不足，易于實現實驗的開放性和網絡教學模式。
VHDL的方法是順應迅速發展的通訊技術、電子測量技術、自動化控制等技術的需要而發展起來的，它使硬件軟件化變為現實，使大規模和超大規模集成電路的設計向標準化、自動化的方向邁進了一大步。無疑，傳統的設計方法已經遠遠落后，國內電子行業已逐漸將VHDL硬件描述語言應用于電子系統設計中。為了避免我們的教學內容與電子技術發展脫節，增強人才的競爭能力，適應市場需要，將VHDL硬件描述語言引入數字邏輯的教學和實驗中，逐步對舊的教學模式和教學內容加以改革，勢在必行，也是時代的要求和科技發展的必然結果。
3 舉例說明采用VHDL方法的風格和特點
VHDL語言是目前廣泛流行的硬件描述語言之一，它起源于美國國防部超高速集成電路計劃，計劃公布后受到業界的普遍歡迎。1987年12月被IEEE正式批準為標準的硬件描述語言，并于1993年公布了修改后的IEEE最新標準。VHDL支持結構化的開發設計，因此一個大型的數字系統可以分成較小的子系統，許多人可在不同的子系統中同時進行開發工作。VHDL是通過元件例化語句來實現這一功能的。和其它高級語言一樣，VHDL是一種強類型語言，這使設計中的許多錯誤易于發現。VHDL允許設計者在不同的抽象層次里對系統進行行為描述及結構描述。VHDL有三種主要的建模描述風格：
算法描述（Algorithmic）：即用順序語句來描述輸入輸出對應關系的算法，這種描述方式最初往往與實現硬件無關。
數據流描述（Dataflow）：即用一組并行語句來描述數據在寄存器之間流動的建模方式。這種方式與實際硬件實際存在某種對應關系。
結構描述風格（Structural）：這是一種與硬件結構最近的描述方式，它通過文件的例化語句來實現。
下面用一個實例來說明采用VHDL語言設計一個四位可控的Johnson計數器，從中可以領略一下采用VHDL方法的風格和特點，此例所反映的設計過程也是筆者所指的軟實驗臺所包含的具體內容。設計模塊端口信號有：LEPT，左移控制；RIGHT，右移控制；STOP，停止計數控制；CLK，時鐘輸入端，Q3-Q0，計數器輸出端。設計采用VHDL輸入方式。該設計的VHDL代碼如下：
library IEEE；
use IEEE.std_logic_1164.all；
entity johnson is
port （ LEFT ： in STD_LOGIC；
RIGHT ： in STD_LOGIC；
STOP ： in STD_LOGIC；
CLK ： in STD_LOGIC；
Q ： buffer STD_LOGIC_VECTOR （3 downto 0））；
end johnson；
architecture johnson_arch of Johnson is
signal DIR： STD_LOGIC；
signal RUN： STD_LOGIC；
begin
process （CLK）
begin
if （CLK'event and CLK='1'） then
if （RIGHT='0'） then
DIR
elsif （LEFT='0'） then
DIR
end if；
if （STOP='0'） then
RUN
elsif （LEFT='0' or RIGHT='0'） then
RUN
end if；
if （RUN='1'） then
if （DIR='1'） then
Q（3 downto 1）
Q（0）
else
Q（2 downto 0）
Q（3）
end if；
end if；
end if；
end process；
end johnson_arch；
從上面的VHDL的設計代碼可見：VHDL的設計文檔由三大部分組成，即庫的聲明，端口說明和結構體設計描述。其中端口說明清晰的反映了所設計器件的輸入輸出性質，在結構體設計描述中也清楚的描述了器件所完成的邏輯功能。這是傳統的采用SSI，MSI等標準規格器件設計所沒有的優點。
圖1 設計實例功能仿真圖
用VHDL仿真器驗證設計的正確性。參見圖1：設計實例功能仿真圖。
4 結論
隨著CMOS技術的日趨成熟和EDA技術的產生和逐步完善，給數字系統的分析和設計方法帶來巨大的變革，EDA業界出現了將整個系統集成一個片IC芯片上的系統芯片（System on a Chip，簡稱SOC）或稱片上系統的概念。系統芯片SOC與傳統集成電路IC芯片的設計思想是不同的，SOC是微電子設計領域的一場革命。它和集成電路的關系與當時集成電路與分離元器件的關系類似，其對微電子技術的推動作用不亞于自50年代末快速發展起來的集成電路技術。SOC是從整個系統的角度出發，把處理機制、模型算法、芯片結構、各層次電路直至器件的設計緊密結合起來，在單個（或少數幾個）芯片上完成整個系統的功能。它的設計必須采用VHDL的方法才能實現。在數字邏輯課程教學和實驗中，在向學生講授最基本的數字系統概念和方法時就引入VHDL的方法，其意義和目的也在于此。筆者并不贊成把數字邏輯和VHDL程序設計作為兩門課程分開來講授，盡管許多高校和教材都是這樣設計的。
【參考文獻】
[1]M.Morris Mano，etc.邏輯與計算機設計基礎[M].北京：機械工業出版社，2011.
[2]林明權，等，編.VHDL數字控制系統設計范例[M].北京：電子工業出版社，2003.
[3]Mark Zwolinski.Digital System Design with VHDL[M].USA：Pearson Education Limited，2000.
vhdl語言篇5
引言
VHDL是一種硬件描述語言，于1983年被IEEE制定為國際標準IEEE1076。近年來國內引進和出版了不少教材，使其在國內得到迅速推廣。由于VHDL最初目的是為了實現硬件的建模而被提出的，所以其措施能力超越了數字邏輯集成電路的范圍。而現有的EDA工具基本上只能支持VHDL的子集，特別是針對FPGA/CPLD器件進行的不同的綜合工具，其綜合子集并非統一，不少初學者很難掌握。即使是部分有經驗的設計者，對于通常高級語言中都會涉及的循環語句，在VHDL中往往也不能運用自如，甚至無法表達此類邏輯，從而限制了VHDL的應用水平。例如，VHDL的并行堆排序描述就是一個比較典型的例子。該實例十分類似通常數據結構的描述，推廣前景誘人；但只能通過仿真，卻不能在目前任何一個EDA工具進行綜合，導致無實用價值。
本文從高級語言涉及最多的Loop語句出發，討論如何在VHDL中解決這類問題。
1 無法綜合的Loop動態條件
VHDL中Loop表達式有三種體現形式：While……Loop、For……Loop和單獨的Loop語句。它還支持Next、Exit和標號，因此，循環語句的表達能力大于常規的C或PASCAL語言。程序1是利用For語句和While語句描述插入算法的部分代碼。
程序1 不可綜合的VHDL循環語句
……
for I in 2 to Length loop ---Length為一個變量
Temp:=MyList(I)；
J：=I；
While(j>1)and MyList(j-1)<Temp loop
MyList(j):=MyList(j-1);
j:=j-1;
End loop;
MyList(j):=Temp；
End loop;
……
對于第一個For語句，EDA工具Synplify綜合時將會給出無邊界的范圍錯誤提示。
@E："H：.vhd"|for loops with unbound ranges should contain w wait statement
即使部分優秀的綜合工具，例如ORCAD Express、Mentor Grpahs QuickHDL等能夠綜合第一個For語句，也無法支持第二個While條例表達式。ORCAD Express將給出表達式不可靜態計算的錯誤提示。
..vhd(45):Error,expression does not evaluate to a constant.
由于程序1在C程序員看來是沒有問題的，因此，初學者往往不能解決好此類問題，從而使學習陷入困境，無法充分利用VHDL來表述邏輯。
2 直接代換法
對于第一類無邊界的范圍錯誤問題，可以用循環的綜合機制轉化為相應的語句。例如下面代碼：
for I in 0 to 1 loop
Out_Bus(i)<=In_Bus(i)；
End loop；
其對應綜合后的電路見圖1。
相應的，也可以用下列語句直接代入代換：
Out_Bus(0)<=In_Bus(0);
Out_Bus(1)<=In_Bus(1)；
程序1可以采用下列VHDL代碼表示：
K:=2；
Temp:=MyList(2);
If(MyList(1)<Temp then
MyList(2):=MyList(1);
J:=1;
End if;
MyList(J):=Temp;
J:=3;
Temp:=MyList(3);
If(MyList(2)<Temp then
MyList(3):=MyList(2);
J:=2;
End if;
If(MyList(1)<Temp then
MyList(2):=MyList(1);
J:=1;
End if;
MyList(J):=Temp;
……
然而，這種使用方法要求設計者清楚循環條件一定會執行的次數，否則將無法實施。當循環次數比較大時，代碼編寫工作量將十分龐大，因此可以采用第二種方法——邊界擴充法。
3 邊界擴充法
邊界擴充法是指在邊界未定時，可以將邊界定為最大可能的范圍，即用靜態表達來替代。例如程序1的代碼可以改寫為：
constant MAX:integer=100; --MAX必須大于MyLen所有可能的取值
……
Out_loop:for I in 2 to MAX loop
Exit out_loop when I>MyLen; --MyLen為變量
Temp:=MyList(I);
countj:=I;
inter_loop:for j in I downto 2 loop
countj:=j;
exit inter_loop when MyList(j-1)<Temp; --退出循環
MyList(j):=MyList(j-1);
End loop;
MyList(countj):=Temp;
End loop;
盡管這種方法可以處理未知邊界和未定表達式的情況，但十分消耗空間，特別是當MyLen相對MAX比較小的時候，代價非常大。此時，可以利用時間換空間的方法進行轉換。
圖1 For語句的綜合示例
4 計數器法
計數器法是指引入時鐘和計數器，用計數器對邊界條件進行控制，也可以將動態表達式直接代入轉化相應的靜態表達式。例如，上述代碼的For條件可以用下列代碼替換：
if(Reset='1')then
I:=2;
Elsif clk='1'and clk'event then
Temp:=MyList(I);
J:=2;
While(j>1)and MyList(j-1)<Temp loop
MyList(j):=MyList(j-1);
j:=j-1;
End loop;
MyList(j):=Temp;
I:=(I+1);
If(I=MyLen+1)then I:=2;end if;
End if;
相比原來的代碼，引入了1個時鐘和1個復位。但綜合開銷最大的循環語句卻被取代了，因此，綜合產生門的數目將大幅度下降，但處理時間將相應延長到原來循環條件范圍。
本刊網絡補充版（dpj.com.cn）中發表了四個源代碼，分別為不可綜合例子、直接代換法、邊界擴充法和計算器法，內部都有相應注釋。其中計數器法改進為雙計數器方法。
結語
vhdl語言篇6
關鍵詞：數字調制器；DDS；DSP Builder；VHDL；FPGA
中圖分類號：TP319 文獻標識碼：A 文章編號：16727800（2013）007010402
0 引言
在數字基帶傳輸系統中，為了使數字基帶信號能夠在信道中傳輸，要求信道應具有低通形式的傳輸特性。但在實際信道中，大多數信道并不能傳輸基帶信號，為了使基帶信號匹配信道，必須用數字基帶信號對載波進行調制，產生各種已調數字信號。基本的三種數字調制方式是：振幅鍵控（ASK）、移頻鍵控（FSK）和移相鍵控（PSK）。
本文采用兩種方法來實現數字調制器，一種是用Altera公司推出的FPGA開發工具DSP Builder，設計了基于DDS（直接數字頻率合成）技術的多種數字調制器，然后使用Signal Compiler把模型設計文件（.mdl）轉換成相應的硬件描述語言VHDL的設計文件（.vhd），以及用于控制綜合和編譯的TCL腳本[1]；另一種是直接用VHDL語言編程來實現。接著就可以用Quartus II來完成綜合、仿真、適配、下載到器件。
1 DSP Builder方法實現數字調制器
1.1 DDS原理
直接數字頻率合成技術（Direct Digital Synthesis， DDS） 是一種從相位出發直接合成所需要的波形的全數字頻率合成技術，該技術特點是：頻率分辨率高、頻率變化速度快、相位可連續性變化等[2]，被廣泛應用在數字通信系統中，是信號生成的最佳選擇。一個基本的DDS結構如圖1所示，主要由相位累加器、相位調制器、正弦ROM查找表、基準時鐘源和D/A轉換器構成，前三部分是DDS結構中的數字部分，具有數控頻率合成的功能。相位累加器是DDS系統的核心，它由一個累加器和一個相位寄存器組成[3]，用來完成相位的累加運算，然后輸出給相位調制器，實現對相位的調制，其輸出結果作為正弦ROM查找表的地址，正弦ROM查找表完成查表轉換，也可以理解成相位到幅度的轉換，輸出送往D/A轉化成模擬信號。
3 結語
采用APEX20KE系列器件對以上兩種方法實現2FSK調制器進行編譯仿真，DSP Builder建模的方法占用的LE單元296個，約為4%，引腳為 97， VHDL編程方法占用的LE單元為8個，不到1%，引腳為 4。通過比較得出結論：DSP Builder方法比較簡單，不需要復雜的編程，但占用的資源比較多，VHDL方法編程比較難，但實現簡單功能時占用資源少。
參考文獻：
[1] 楊西西，徐建城，任自釗.基于DSP Builder的數字調制器[J].科學技術與工程，2011（2）.
[2] 雷國偉，林興元，舒強，等.基于DSP Builder的通用調制信號發生器設計[J].電視技術，2009（2）.
[3] 李康順，呂小巧，張文，等.基于改進DDS技術的FPGA數字調制器研究[J].壓電與聲光，2009（6）.
vhdl語言篇7
摘要：從數字系統設計的性質出發，結合目前迅速發展的芯片系統，比較、研究各種硬件描述語言；詳細闡述各種語言的發展歷史、體系結構和設計方法；探討未來硬件描述語言的發展趨勢，同時針對國內EDA基礎薄弱的現狀，在硬件描述語言方面作了一些有益的思考。
現在，隨著系統級FPGA以及系統芯片的出現。軟硬件協調設計和系統設計變得越來越重要。傳統意義上的硬件設計越來越傾向于與系統設計和軟件設計結合。硬件描述語言為適應新的情況，迅速發展，出現了很多新的硬件描述語言，像Superlog、SystemC、cynlibc++等等。究交選擇哪種語言進行設計，整個業界正在進行激烈的討論。因此，完全有必要在這方面作一些比較研究，為EDA設計做一些有意義的工作，也為發展我們未來的芯片設計技術打好基礎。
一、目前HDL發展狀況
目前，硬件描述語言可謂是百花齊放，有VHDL、Superlog、Verilog、SystemC、CynlibC++、CLevel等等。雖然各種語言各有所長，但業界對到底使用哪一種語言進行設計，卻莫衷一是，難有定論。
而比較一致的意見是，HDL和C/C++語言在設計流程中實現級和系統級都具有各自的用武之地。問題出現在系統級和實現級相連接的地方：什么時候將使用中的一種語言停下來，而開始使用另外一種語言?或者干脆就直接使用一種語言?現在看來得出結論仍為時過早。
在2001年舉行的國際HDL會議上，與會者就使用何種設計語言展開了生動、激烈的辯論。各方人士各持己見：為Verilog辯護者認為，開發一種新的設計語言是一種浪費；為SystemC辯護者認為，系統級芯片SoC快速增長的復雜性需要新的設計方法；C語言的贊揚者認為，Verilog是硬件設計的匯編語言，而編程的標準很快就會是高級語言，Cynlibc++是最佳的選擇，它速度快、代碼精簡；Supedog的捍衛者認為，Superlog是Verilog的擴展，可以在整個設計流程中僅提供一種語言和一個仿真器，與現有的方法兼容，是一種進化，而不是一場革命。
當然，以上所有的討論都沒有提及模擬設計。如果想設計帶有模擬電路的芯片，硬件描述語言必須有模擬擴展部分，像VerilogHDL－A，既要求能夠描述門級開關級，又要求具有描述物理特性的能力。
二、幾種代表性的HDL語言
2．1VHDL
早在1980年，因為美國軍事工業需要描述電子系統的方法，美國國防部開始進行VHDL的開發。1987年。由IEEE(In，stituteofElectricalandElectro－nicsEngineers)將VHDL制定為標準。參考手冊為IEEEVHDL語言參考手冊標準草案1076/8版，于1987年批準，稱為IEEE1076－1987。應當注意，起初VHDL只是作為系統規范的一個標滯，而不足為設計而制定的。第二個版本是在1993年制定的，稱為VHDL－93，增加了一些新的命令和屬性。
雖然有“VHDL是一個4億美元的錯誤”這樣的說法。但VHDL畢竟是1995年以前唯一制訂為標準的硬件描述語言，這是它不爭的事實和優勢；但同時它確實比較麻煩，而且其綜合庫至今也沒有標準化，不具有晶體管開關級的描述能力和模擬設計的描述能力。目前的看法是，對于特大型的系統級數字電路設計，VHDL是較為合適的。
實質上，在底層的VHDL設計環境是由VerilogHDL描述的器件庫支持的，因此，它們之間的互操作性十分重要。目前，Verilog和VDHL的兩個國際組織OVI、Ⅵ正在籌劃這一工作，準備成立專門的工作組來協調VHDL和VerilogHDL語言的互操作性。OVI也支持不需要翻譯，由VHDL到Verilog的自由表達。
2．2VerilogHDL
VenlogHDL是在1983年，由GDA(GateWayDesignAu－tomation)公司的PhilMoorby首創的。PhilMoorby后來成為Verilog－XL的主要設計者和Cadence公司的第一合伙人。在1984“1985年，PhilMoorby設計出了第一個名為Venlog－XL的仿真器；1986年，他對VerilogHDL的發展義作出了另一個巨大的貢獻：提出了用于快速門級仿真的XL算法。
隨著Verilog－XL算法的成功，VerilogHDL語言得到迅速發展。1989年，Cadence公司收購了GDA公司，VerilogHDL語言成為Cadence公司的私有財產。1990年，Cadence公司決定公開VerilogHDL語言，于是成立了OVI(OpenVerilogInternaUonal)組織，負責促進VerilogHDL語言的發展。基于VerilogHDL的優越性，IEEE于1995年制定了VerilogHDL的IEEE標準，即VerilogHDL1364－1995；2001年了VerilogHDL1364－2001標準。在這個標準中，加入了VerilogHDL－A標準，使Verilog有了模擬設計描述的能力。
2．3Superlog
開發一種新的硬件設計語言，總是有些冒險，而且未必能夠利用原來對硬件開發的經驗。能不能在原有硬件描述語言的基礎上，結合高級語言c、c++甚至Java等語言的特點，進行擴展，達到一種新的系統級設計語言標準呢?
Superlog就是在這樣的背景下研制開發的系統級硬件描述語言。Verilog語言的首創者PhilMoorby和PeterFlake等硬什描述語言專家，在一家叫Co－DesignAutomation的EDA公司進行合作，開始對Verilog進行擴展研究。1999年，Co－Design公司了SUPERLOGTM系統設計語言，同時了兩個開發工具：SYSTEMSIMTM和SYSTEMEXTM。一個用于系統級開發，一個用于高級驗證。2001年，Co－Design公司向電子產業標準化組織Accellera了SUPERLOG擴展綜合子集ESS，這樣它就可以在今天Verilog語言的RTL級綜合子集的基礎上，提供更多級別的硬件綜合抽象級，為各種系統級的EDA軟件工具所利用。
至今為止，已超過15家芯片設計公司用Superlog來進行芯片設計和硬件開發。Superlog是一種具有良好前景的系統級硬件描述語言。但是不久前，由于整個IT產業的滑坡，EDA公司進行大的整合，Co－Design公司被Synopsys公司兼并，形勢又變得撲朔迷離。
2．4SystemC
隨著半導體技術的迅猛發展，SoC已經成為當今集成電路設計的發展方向。在系統芯片的各個設計中，像系統定義、軟硬件劃分、設計實現等，集成電路設計界一直在考慮如何滿足SoC的設計要求，一直在尋找一種能同時實現較高層次的軟件和硬件描述的系統級設計語言。
systemC正是在這種情況下，由Synopsys公司和CoWare公司積極響應目前各方對系統級設計語言的需求而合作開發的。1999年9月27日，40多家世界著名的EDA公司、lP公司、半導體公司和嵌入式軟件公司宣布成立“開放式SystemC聯盟”。著名公司Cadence也于2001年加入了systemC聯盟。SystemC從1999年9月聯盟建立初期的0.9版本開始更新，從1.0版到1.1版，一直到2001年10月推出了最新的2，0版。
三、各種HDL語言的體系結構和設計方法
3．1SystemC
實際使用中，systemc由一組描述類庫和一個包含仿真核的庫組成。在用戶的描述程序中，必須包括相應的類庫，可以通過通常的ANSIc++編譯器編譯該程序。SystemC提供了軟件、硬件和系統模塊。用戶可以在不同的層次上自由選擇。建立自己的系統模型，進行仿真、優化、驗證、綜合等等。
3．2Supeflog
Superlog集合了Verilog的簡潔、c語言的強大、功能驗證和系統級結構設計等特征，是一種高速的硬件描述語言。
①Verilog95和Verilog2K。Superlog是VerilogHDL的超集，支持最新的Verilog2K的硬件模型。
②c和c++語言。Superlog提供c語言的結構、類型、指針，同時具有C++面對對象的特性。
③Superlog擴展綜合子集ESS。ESS提供一種新的硬件描述的綜合抽象級。
④強大的驗證功能。自動測試基準，如隨機數據產生、功能覆蓋、各種專有檢查等。
Superlog的系統級硬件開發工具主要有Co－DesignAu－mmation公司的SYSTEMSIMTM和SYSTEMEXTM，同時可以結合具它的EDA工具進行開發。
3．3Verilog和VHDL
這兩種語言是傳統硬件描述語言，有很多的書籍和資料叫以查閱參考，這里不多介紹。
四、目前可取可行的策略和方式
按傳統方法，我們將硬件抽象級的模型類型分為以下五種：
(1)系統級(system)－用語言提供的高級結構實現算法運行的模型；
(2)算法級(aIgorithm)－用語言提供的高級結構實現算法運行的模型；
(3)RTL級(RegisterTransferLevel)－描述數據在寄存器之間流動和如何處理、控制這些數據流動的模型。
(4)門級(gate－level)－描述邏輯門以及邏輯門之間的連接模型；
(5)開關級(swish－level)－描述器件中三極管和存儲節點以及它們之間連接的模型。
根據目前芯片設計的發展趨勢。驗證級和綜合抽象級也有可能成為一種標準級別。因為它們適合于IP核復用和系統級仿真綜合優化的需要，而軟件(嵌入式、固件式)也越來越成為一個和系統密切相關的抽象級別。
目前，對于一個系統芯片設計項目，可以采用的方案包括以下幾種：
①最傳統的辦法是，在系統級采用VHDL，在軟件級采用c語言，在實現級采用Verilog。目前，VHDL與Verilog的互操作性已經逐步走向標準化，但軟件與硬件的協凋設計還是一個很具挑戰性的工作。因為軟件越來越成為SOC設計的關鍵。該力案的特點是：風險小，集成難度大，與原有方法完全兼容，有現成的開發工具：但工具集成由開發者自行負責完成。
②系統級及軟件級采用Superlog，硬件級和實現級均采用VerilogHDL描述，這樣和原有的硬件設計可以兼容。只要重新采購兩個Superlog開發工具SYSTEMSIMTM和SYSTEMEXTM即可。該方案特點是風險較小，易于集成，與原硬件設計兼容性好。有集成開發環境。
③系統級和軟件級采用SystemC，硬件級采用SystemC與常規的VerilogHDL互相轉換，與原來的軟件編譯環境完全兼容。開發者只需要一組描述類庫和一個包含仿真核的庫，就可以在通常的ANSIc++編譯器環境下開發；但硬件描述與原有方法完全不兼容。該方案特點是風險較大，與原軟件開發兼容性好，硬件開發有風險。
五、未來發展和技術方向
微電子設計工業的設計線寬已經從0.251um向0.18um變遷，而且正在向0.13um和90nm的目標努力邁進。到0.13um這個目標后，90％的信號延遲將由線路互連所產生：為了設計工作頻率近2GHz的高性能電路，就必須解決感應、電遷移和襯底噪聲問題(同時還有設計復雜度問題)。
未來幾年的設計中所面臨的挑戰有哪些?標準組織怎樣去面對?當設計線寬降到0.13um，甚至更小尉，將會出現四個主要的趨勢：設計再利用；設計驗證(包括硬件和軟什)；互連問題將決定剝時間、電源及噪聲要求；系統級芯片設計要求。
滿足來來設計者需要的設計環境將是多家供應商提供解決方案的模式，因為涉及的問題面太廣且太復雜，沒有哪個公司或實體可以獨立解決。實際上，人們完全有理由認為，對下一代設計問題解決方案的貢獻，基礎研究活動與獨立產業的作用將同等重要。
以后EDA界將在以下三個方面開展工作。
①互用性標準。所有解決方案的基礎，是設計工具開發過程的組件一互用性標準。我們知道。EDA工業采用的是工業上所需要的標準。而不管標準是誰制定的。但是，當今市場的迅速發展正在將優勢轉向那些提供標準時能做到快速適應和技術領先的組織。處于領先的公司正在有目的地向這方面投資，那些沒有參加開發這些標準的公司則必須獨自承擔風險。
②擴展其高級庫格式(ALF)標準，使其包含物理領域的信息，是EDA開發商可以致力于解決互連問題的算法，從而使電路設計者在解決設計收尾工作時，不再受到這個問題的困擾。
vhdl語言篇8
【關鍵詞】FPGA；VHDL；可變模計數器
1.引言
EDA是將數字系統以某一種特定的表達方式輸入計算機開發平臺進行處理，經由綜合，仿真，下載到目標芯片，最終實現設計的智能化設計技術。其中輸入文件的種類眾多，有原理圖輸入法、硬件描述語言輸入法、狀態圖輸入法、波形輸入法等。
硬件描述語言（HDL）是EDA技術的重要組成部分，是設計數字系統的重要表達手段，和原理圖輸入法，波形輸入法相比，具有靈活度高，易于修改、升級，方便調用，庫資源豐富等優點。常見的HDL主要有VHDL、Verilog HDL、ABEL、AHDL等，其中標準化語言VHDL、Verilog使用最廣泛，可以被幾乎所有的EDA工具支持。
可變模計數器是數字系統中廣泛應用的一種電路模塊，本文討論了一種基于VHDL語言實現的可變模計數器的EDA設計方案，采用FPGA芯片作為設計載體，FPGA具有在線可重構的優點，如需對計數器的技術指標進行修改，只需修改源程序中的相應參數，重新進行編譯、仿真、配置即可，使得系統本身靈活性好，便于升級和維護。
2.可變模計數器的功能指標
本文設計的計數器為5位輸出可變模計數器，采用兩位控制信號選擇計數的模值，因此可進行四種模值的切換。計數器在工作時，可以通過控制信號m[1:0]的值選擇相應的模值m，計數時，在每個時鐘的上升沿進行加法計數，從0計到m-1，然后自動歸零循環計數。在本設計中，輸出端口為5位，可以實現模小于等于32的計數應用。如果需要增可選擇模值的數量，只需要增加選擇控制信號位數即可。隨著模值的增大，還可以相應增加輸出端口信號的位數來對應。
3.可變模計數器的實現方案
在本設計中，采用VHDL語言進行源程序的設計，源程序由實體和結構體兩個部分組成，在實體中定義了系統的輸入輸出端口，在結構體中行描述了計數器的邏輯功能。令兩位控制信號分別為m1、m0，計數脈沖為clk輸入時鐘信號，計數值輸出為5位二進制信號y。假設當控制信號m[1:0]=0時，進行模19計數；m[1:0]=1時，進行模4計數；m[1:0]=2時，進行模10計數；m[1:0]=3時，進行模6計數.該程序通過信號傳遞參數，如果想修改計數器的功能指標，只需要修改源程序中相應的端口參數和信號參數即可，修改設計非常方便、靈活。采用VHDL描述的源程序如下：
以上源程序在集成開發環境下通過綜合和適配，將行為和功能的高層次表達轉換為門電路的低層次表達，最終在硬件上實現系統功能。
4.可變模計數器的編譯與仿真結果
將編寫好的源程序與實體名variable_m同名保存在工程項目路徑下，文件名后綴為.vhd。本設計采用的芯片是Altera公司的Flex10k系列FPGA芯片EPF10K30ETC144-1，源文件通過編譯后系統的提示編譯成功，如圖1所示。
建立波形仿真文件，設置控制信號m[1:0]的值分別為0和，2，在仿真窗口觀察仿真波形，仿真結果正確。仿真波形見圖2、圖3。
5.結束語
在本文編寫的源程序中，輸出端口y的范圍定義為0到20，是由于計數的模最大設置為19的緣故，這個定義在源程序編譯后，會由編譯器自動生成一個5位二進制的輸出端口，即實際的輸出端計數范圍是0到31，而源程序中設定的計數模最大不能超過32。如果需要增加計數模的值，在定義端口y的時候，就要增大y的輸出范圍，而系統進行編譯的時候會自動生成相應位數的輸出端口，從這點來看，VHDL語言設計的靈活性要遠遠好于原理圖輸入法、狀態圖輸入法、波形輸入法。
參考文獻
[1]潘松,黃繼業.EDA技術實用教程[M].北京:科學出版社,2002．
[2]楊曉慧,楊永健.基于FPGA的EDA/SOPC技術與VHDL[M].北京:國防工業出版社,2007．
[3]譚會生,瞿遂春.EDA技術綜合應用實例與分析[M].西安:西安電子科技大學出版社,2004.
[4]吳繼華,王誠.Altera FPGA/CPLD設計(高級篇)[M].北京:人民郵電出版社,2005．
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